如何測試 CMOS 閘極介電層的可靠性

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特性化 CMOS 閘極介電層崩潰

互補式金屬氧化物半導體（CMOS）閘極介電層特性化需要施加受控的電壓或電流應力，同時量測閘極漏電流與介電層崩潰行為。零時崩潰（TZDB）會施加遞增的閘極電壓直到發生崩潰，而時間相依介電層崩潰（TDDB）則會施加恆定的電壓或電流應力，並量測介電層失效所需的時間。

電壓斜率（V-Ramp）與電流斜率（J-Ramp）量測提供了評估介電層行為的其他方法。V-Ramp 測試以固定的線性速率增加介電層兩端的電壓直到失效，而 J-Ramp 測試則在以對數間距排列的時間點增加電流。量測可擷取包括崩潰電壓、崩潰時間，以及崩潰前注入介電層的總電荷等參數。

CMOS 閘極介電層可靠性測試解決方案

閘極介電層可靠度測試需要受控的電氣應力，並結合靈敏的電流與電壓量測來偵測介電層崩潰。B1500A Semiconductor Device Analyzer 提供可組態的源極／監測單元，用於提供應力並量測閘極漏電流，其中包含針對低漏電元件的高解析度電流量測功能。EasyEXPERT 提供即用型應用測試，適用於零時崩潰（TZDB）、時間相依介電層崩潰（TDDB）、電壓斜率（V-Ramp）與電流斜率（J-Ramp）量測。V-Ramp 與 J-Ramp 測試可判定崩潰參數（例如崩潰總電荷與崩潰電壓），同時可顯示並儲存量測結果與電流-電壓特性以供後續分析。
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