CMOSゲート誘電体の信頼性を評価する方法

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CMOSゲート絶縁層の絶縁破壊の特性評価

CMOS（相補型金属酸化膜半導体）のゲート誘電体の特性評価には、ゲートリーク電流や誘電体破壊挙動を測定しながら、制御された電圧または電流のストレスを印加する必要があります。時間ゼロ誘電体破壊（TZDB）では、破壊が発生するまでゲート電圧を徐々に上昇させていきますが、時間依存誘電体破壊（TDDB）では、一定の電圧または電流のストレスを印加し、誘電体が破壊されるまでに要する時間を測定します。

電圧ランプ（V-Ramp）および電流ランプ（J-Ramp）測定は、誘電体の挙動を評価するための追加的な手法となります。V-Ramp試験では、誘電体両端の電圧を一定の線形速度で昇圧し、破壊に至るまで測定を行います。一方、J-Ramp試験では、対数間隔で設定された時刻ごとに電流を増加させます。これらの測定により、破壊電圧、破壊までの時間、および破壊前に誘電体に注入された総電荷などのパラメータを把握することができます。

CMOSゲート絶縁層の信頼性試験ソリューション

ゲート誘電体の信頼性試験では、誘電破壊を検出するために、制御された電気的ストレスと、高感度の電流・電圧測定を組み合わせる必要があります。B1500A 半導体デバイスアナライザは、ストレスを印加し、ゲートリーク電流を測定するための設定可能なソース／モニターユニットを備えており、低リークデバイス向けの超高分解能電流測定機能も搭載しています。 EasyEXPERTは、タイムゼロ誘電破壊（TZDB）、時間依存誘電破壊（TDDB）、電圧ランプ（V-Ramp）、電流ランプ（J-Ramp）測定のための、すぐに使用可能なアプリケーションテストを提供します。 V-RampおよびJ-Ramp試験では、破壊までの総電荷や破壊電圧などの破壊パラメータを決定でき、測定結果や電流-電圧特性は表示および保存して、後続の分析に活用できます。
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