CMOSゲート誘電体の信頼性を評価する方法

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CMOSゲート絶縁膜の破壊評価

相補型金属酸化膜半導体（CMOS）ゲート絶縁膜の特性評価では、制御された電圧または電流ストレスを印加しながら、ゲートリーク電流と絶縁膜破壊挙動を測定する必要があります。TZDB（Time-Zero Dielectric Breakdown：初期絶縁膜破壊）では絶縁破壊が発生するまでゲート電圧を徐々に高め、TDDB（Time-Dependent Dielectric Breakdown：時間依存性絶縁膜破壊）では一定の電圧または電流ストレスを印加して絶縁膜が破壊するまでの時間を測定します。

電圧ランプ（V-Ramp）および電流ランプ（J-Ramp）測定は、絶縁膜の挙動を評価するための追加的な手法を提供します。V-Rampテストでは、絶縁破壊が発生するまで一定の直線的レートで絶縁膜全体の電圧を上昇させ、J-Rampテストでは、対数的に配置された時間間隔で電流を増加させます。この測定により、破壊電圧、破壊時間、破壊前に絶縁膜に注入された総電荷量などのパラメータを捉えることができます。

CMOSゲート絶縁層の信頼性試験ソリューション

ゲート絶縁膜の信頼性試験では、絶縁膜の破壊を検出するために、制御された電気的ストレスと高感度の電流・電圧測定を組み合わせる必要があります。B1500A 半導体デバイス・アナライザは、ストレス印加およびゲートリーク測定用の設定可能なソース／モニタ・ユニットを提供し、微小リーク電流デバイス向けの高分解能電流測定にも対応しています。EasyEXPERTは、TZDB（初期絶縁膜破壊）、TDDB（時間依存性絶縁膜破壊）、V-Ramp（電圧ランプ）、J-Ramp（電流ランプ）測定用のすぐ使えるアプリケーションテストを提供します。V-RampおよびJ-Rampテストにより、破壊までの総電荷量や破壊電圧などの破壊パラメータを特定でき、測定結果や電流-電圧特性を表示および保存してその後の解析に活用できます。
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