研討會
逐層消除高速數位設計中的不確定性
當高速鏈路的效能不佳時，您該如何判斷問題究竟出在發射器、接收器、通道、量測設定，還是可用的工作邊限？
隨著資料速率不斷提高，識別效能限制的真正根源變得日益困難。訊號完整性惡化、通道效應、量測設定限制以及設計邊限縮減，都可能導致非預期的行為。無論您是在分析眼圖、分離抖動元件、進行通道特性分析、相互關聯量測結果，還是進行間歇性鏈路故障排除，面臨的挑戰往往都是相同的：將表象與根本原因區分開來。
今年 10 月，我們將邀請 Keysight 的數位專家前往慕尼黑舉辦實務研討會，探討針對 PCIe、乙太網路和車用 SerDes 應用之根源分析、通道特性分析、量測相關性分析和邊限分析的 proven 驗證方法。透過實際案例，了解工程師如何深入洞察系統行為，並提升對設計、驗證和除錯決策的信心。
無論您是正在開發新一代 PCIe 系統、驗證車用 SerDes 鏈路，還是進行具挑戰性的訊號完整性問題故障排除，本研討會都將提供您可立即應用的實用見解。按一下以了解各場次的更多詳細資訊，並註冊參加這個為期一天的活動的免費通行證。除了簡報之外，在休息時間和會議結束時，您也將有機會與 Keysight 專家直接討論您在設計、驗證和故障排除方面遇到的挑戰。
參與高速數位系統設計、驗證、測試和故障排除的工程師，包括訊號完整性工程師、硬體設計人員、驗證與測試工程師、系統架構師，以及從事 PCIe、乙太網路、車用 SerDes、PAM4、NRZ 和其他高速串列介面工作的合規性工程師。