セミナー
高速デジタル設計における不確実性の排除 - レイヤー・バイ・レイヤー
高速リンクのパフォーマンスが低下した場合、問題がトランスミッタ、レシーバ、チャネル、測定セットアップ、あるいは利用可能な動作マージンのどこにあるかをどのように特定しますか？
データレートが上昇するにつれて、パフォーマンス制限の真の原因を特定することはますます困難になります。シグナルインテグリティの劣化、チャネル効果、測定セットアップの制限、および設計マージンの減少はすべて、予期しない動作の原因となります。アイ図の解析、ジッタ成分の分離、チャネルの特性評価、測定の相関付け、または間欠的なリンク障害のトラブルシューティングのいずれを行う場合でも、課題は多くの場合同じです。症状と根本原因を切り分けることです。
今年10月、キーサイトはミュンヘンにデジタルの専門家を招き、PCIe、イーサネット、車載用SerDesアプリケーションにおける根本原因解析、チャネル特性評価、測定の相関付け、およびマージン解析への実証済みのアプローチを探る実践的なセミナーを開催します。実際の事例を通じて、エンジニアがシステムの挙動に対する洞察を深め、設計、検証、デバッグの決定に対する信頼性を向上させる方法を学びます。
次世代PCIeシステムの開発、車載用SerDesリンクの検証、または困難なシグナルインテグリティ問題のトラブルシューティングのいずれを行っている場合でも、このセミナーはすぐに応用できる実践的な知見を提供します。各セッションの詳細についての確認や、1日限りの本イベントの無料パスの登録を行うには、クリックしてください。プレゼンテーションに加えて、休憩時間やセッションの終了後には、ご自身の設計、検証、トラブルシューティングの課題についてキーサイトの専門家に直接相談する機会も設けられています。
PCIe、イーサネット、車載用SerDes、PAM4、NRZ、およびその他の高速シリアルインターフェースを扱う、シグナルインテグリティエンジニア、ハードウェアデザイナー、検証・テストエンジニア、システムアーキテクト、コンプライアンスエンジニアなど、高速デジタルシステムの設計、検証、テスト、トラブルシューティングに携わるエンジニア。
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