세미나
고속 디지털 설계의 불확실성 제거 - 레이어별 분석
고속 링크의 성능이 기대에 못 미칠 때, 송신기, 수신기, 채널, 측정 설정 또는 가용 동작 마진 중 어디에 문제가 있는지 어떻게 파악할 수 있습니까?
데이터 전송 속도가 빨라짐에 따라 성능 한계의 진정한 원인을 파악하는 것이 점점 더 어려워지고 있습니다. 신호 무결성 저하, 채널 영향, 측정 설정 한계, 설계 마진 감소 등이 모두 복합적으로 작용하여 예기치 않은 동작을 유발할 수 있습니다. 아이 다이어그램 분석, 지터 성분 분리, 채널 특성화, 측정 상관관계 분석, 간헐적 링크 장애 트러블슈팅 등 직면하는 과제는 종종 동일합니다. 즉, 증상과 근본 원인을 구분하는 것입니다.
올해 10월, 키사이트의 디지털 전문가들이 뮌헨에서 PCIe, 이더넷, 오토모티브 SerDes 애플리케이션 전반에 걸친 근본 원인 분석, 채널 특성화, 측정 상관관계 분석 및 마진 분석을 위한 검증된 접근법을 다루는 실무 세미나를 개최합니다. 실제 사례를 통해 엔지니어가 시스템 동작에 대한 더 깊은 통찰력을 얻고 설계, 검증 및 디버그 결정에 대한 자신감을 높이는 방법을 확인해 보십시오.
차세대 PCIe 시스템을 개발하든, 오토모티브 SerDes 링크를 검증하든, 까다로운 신호 무결성 문제를 해결하든, 이번 세미나는 즉시 적용할 수 있는 실무적인 통찰력을 제공합니다. 개별 세션에 대한 자세한 내용을 확인하고 하루 동안 진행되는 본 이벤트의 무료 패스에 등록해 보세요. 발표 세션 외에도 휴식 시간과 세션 종료 후 키사이트 전문가들과 직접 만나 귀사의 설계, 검증 및 트러블슈팅 과제에 대해 논의할 수 있는 기회가 마련되어 있습니다.
PCIe, 이더넷, 오토모티브 SerDes, PAM4, NRZ 및 기타 고속 직렬 인터페이스를 다루는 신호 무결성 엔지니어, 하드웨어 설계자, 검증 및 테스트 엔지니어, 시스템 아키텍트, 컴플라이언스 엔지니어를 포함하여 고속 디지털 시스템의 설계, 검증, 테스트 및 트러블슈팅에 관여하는 엔지니어.
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