전시회
고속 디지털 설계에서 불확실성 해소 - 층별로
고속 링크의 성능이 저하될 때, 문제가 송신기, 수신기, 채널, 측정 설정 중 어디에 있는지, 아니면 사용 가능한 작동 여유에 있는지 어떻게 판단할 수 있을까요?
데이터 전송 속도가 증가함에 따라 성능 저하의 진정한 원인을 파악하는 일이 점점 더 어려워지고 있습니다. 신호 무결성 저하, 채널 효과, 측정 설정의 한계, 설계 여유도의 감소 등은 모두 예상치 못한 동작을 유발할 수 있습니다. 아이 다이어그램을 분석하든, 지터 성분을 분리하든, 채널 특성을 분석하든, 측정 결과를 상호 연관시키든, 간헐적인 링크 오류를 해결하든, 그 과제는 대개 동일합니다. 바로 증상과 근본 원인을 구분하는 것입니다.
올해 10월, 키사이트의 디지털 전문가들이 뮌헨을 방문하여 PCIe, 이더넷 및 자동차용 SerDes 애플리케이션 전반에 걸친 근본 원인 분석, 채널 특성 분석, 측정 상관관계 및 마진 분석에 대한 검증된 접근 방식을 탐구하는 실무 세미나를 진행합니다. 실제 사례를 통해 엔지니어들이 시스템 동작에 대한 더 깊은 통찰력을 얻고, 설계, 검증 및 디버깅 관련 의사 결정에 대한 확신을 높이는 방법을 알아보십시오.
차세대 PCIe 시스템을 개발 중이시든, 자동차용 SerDes 링크를 검증 중이시든, 아니면 까다로운 신호 무결성 문제를 해결 중이시든, 이 세미나에서는 즉시 적용할 수 있는 실용적인 통찰력을 얻으실 수 있습니다. 각 세션에 대한 자세한 내용을 확인하고, 이 1일 행사에 대한 무료 참가권을 신청하려면 여기를 클릭하십시오. 발표 외에도 휴식 시간과 세션 종료 후, 키사이트 전문가들과 직접 만나 귀하의 설계, 검증 및 문제 해결과 관련된 과제에 대해 상담할 수 있는 기회가 마련되어 있습니다.
PCIe, 이더넷, 자동차용 SerDes, PAM4, NRZ 및 기타 고속 직렬 인터페이스를 다루는 신호 무결성 엔지니어, 하드웨어 설계자, 검증 및 테스트 엔지니어, 시스템 아키텍트, 규격 준수 엔지니어 등 고속 디지털 시스템의 설계, 검증, 테스트 및 문제 해결에 참여하는 엔지니어들.
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