成形後のワイヤボンディング欠陥の検出方法

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インラインでのワイヤボンディングの健全性の検査

半導体の成形後検査では、従来のオープン／ショート試験では検出できない可能性のある、ワイヤボンディングの物理的欠陥を検知する必要があります。ワイヤのたるみ、ワイヤのずれ、ニアショートなどの変形は、測定可能な電気的なオープンやショートを引き起こさずにパッケージの完全性を損なう可能性があり、その結果、欠陥のあるデバイスが製造工程を通過し続けてしまう恐れがあります。この検査プロセスには、大量生産においてすべてのデバイスを評価できる非破壊的なスクリーニング手法が求められます。

電気的構造検査では、パッケージの電気的特性の変化を測定し、成形後かつ機能試験前の段階で構造上の異常を特定します。高スループットのインラインスクリーニング、自動限界値設定、および統計的な外れ値検出により、不良デバイスを迅速に特定できるほか、自動ハンドラーや製造実行システム（MES）との連携により、生産規模での半導体実装を支援します。

成形後のワイヤボンディング検査ソリューション

成形後のワイヤボンディング検査には、パッケージ化されたデバイスを損傷させることなく構造上の欠陥を検出できる、高スループットの電気的スクリーニングシステムが必要です。キーサイトの電気的構造テスターは、nVTEP（Nano Vectorless Test Enhanced Performance）技術を採用しており、ニアショート、ワイヤのたるみ、ワイヤのずれなど、ワイヤボンディングの変形に起因する電気的異常値を特定します。 本システムは、複数のデバイスの並列テスト、自動テストプログラム生成、Dynamic Part Averaging Test（DPAT）、Real-time Part Averaging Test（RPAT）、Marginal Retry Test（MaRT）などの適応型統計アルゴリズム、およびKnown Good Units（KGUs）を用いた自動リミット生成に対応しています。 また、ストリップおよびピック・アンド・プレース・ハンドラーと統合され、製造実行システムとの接続のためのSECS/GEM通信に対応しているため、大量生産の半導体組立ライン内での効率的なインライン導入が可能となります。
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