高速數位設計

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加速設計成功

隨著技術進步和裝置尺寸縮小，印刷電路板 (PCB) 變得更加複雜且密度更高。更快的洞察力對於設計成功至關重要。了解最新標準，並探索 Keysight 電子設計自動化 (EDA) 解決方案如何加速您的高速數位 (HSD) 設計應用工作流程。

了解 HSD 電路設計的基礎知識。

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跟上現代電子產品的複雜性

探索從概念到模擬、模擬和合規性，採用整體設計方法以實現高速數位設計成功的四個考量因素。

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您的 PCIe® 6.0 之路

了解 PCIe® 6.0 所導入的新功能，以及從模擬到協定測試的端對端解決方案所帶來的關鍵優勢。

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DDR5 之路

檢閱標準機構 JEDEC 為實現 DDR5 所採取的技術路線，以及超越 DDR5 所需的其他考量。

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USB4 技術概覽

探索 USB4 技術、架構與多層級信號傳輸。

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什麼是小晶片（Chiplet），為何您應該關注？

探索小晶片如何實現模組化元件的開放生態系統，可重複使用和客製化。

精選課程

課程

訊號完整性設計

了解解決高速數位電路訊號完整性問題的三步驟方法。
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電源完整性設計

奠定設計電源傳輸網路的紮實基礎，並學習避免設計陷阱的新方法。
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從挫折到喜悅：在科技浪潮中求生

聆聽業界專家訪談，討論如何從概念到模擬和相符性，加速設計工作流程的速度。
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透過高效能運算加速設計模擬

了解如何應用高效能運算 (HPC) 和平行處理，以縮短複雜電子產品的模擬時間。
課程

實驗室現場直播：揭穿電路設計迷思

觀看專家揭穿電路設計迷思，並將現代電子設計模擬工具發揮到極致。

探索標準設計課程

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DDR 記憶體匯流排分析

了解記憶體通道前置和後置佈局模型的重要性，以及如何建構和設計這些模型。

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記憶體設計人員教學課程

了解如何使用端對端工作流程執行眼圖量測。

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高速數位介面最佳化
學習新技能，以模擬高速數位介面並探索設計選項，進而改善訊號完整性。

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DDR5 記憶體設計快速入門

快速入門 DDR5 的新挑戰，以及如何為 DDR5 建立新的設計到測試工作流程的策略。

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DDR 基於模擬的符合性測試

逐步了解多種記憶體標準（包括 (LP) DDR 和 DDR5）的符合性測試與設計探索。

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DDR5 設計工作流程最佳化

獲取透過整合式設計自動化和分析軟體減少 DDR5 損耗反射的知識。

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DRAM AMI 建模

了解如何建立和使用 JEDEC IBIS AMI 模型，用於動態隨機存取記憶體 (DRAM) 驅動器和接收器。

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用於 USB4 模擬與量測的進階技術

檢閱 USB4 技術、訊號衰減、通道效能、TP3 相符性點以及多位準訊號傳輸。

探索訊號完整性課程

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訊號完整性最佳化

探索三種最佳化設計中訊號完整性的方法，以及如何修正異常的差動阻抗、SDD11 和 SDD21。

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設計穩健的訊號完整性工作流程

深入探討影響訊號完整性的機制，並學習設計疑難排解的實用技巧。

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找出並解決訊號完整性問題

了解如何識別訊號完整性問題，並取得有助於您開啟數位通道眼圖的技術。

探索電源完整性課程

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傳導 EMI 模擬

了解傳導電磁干擾 (CEMI)、相關標準，以及如何設定和執行模擬。

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電容器選擇、佈局與最佳化

使用 EM 模擬器選擇正確的電容器並最佳化其佈局，以實現低雜訊的電源分配。

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電源完整性模擬工作流程

了解如何使用端對端工作流程，該工作流程非常適合解決下一代低電壓、高電流電源傳輸設計。

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配電網路設計

探索全面的電源完整性工作流程，以設計出平坦阻抗，並找出電源軌上振鈴的根本原因。

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電源完整性模擬與量測技能

應用數位分身模擬設計，並使用進階示波器量測電源完整性訊號。 

如何測試 PCIe® 6.0 發射器合規性

驗證 PCIe® 6.0 裝置需要傳輸器互通性和一致性測試，以符合 PCI-SIG® 規範。瞭解如何使用測試工具（包括高頻寬示波器和自動化軟體）進行實體層測試，以有效證明符合一致性測試規範。

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如何測試 PCIe® 6.0 接收器合規性

測試 PCI-SIG 裝置需要穩固的接收器一致性驗證，才能認證 PCIe® 6.0 裝置在 64 GT/s 下使用 PAM4 訊號的互通性。瞭解如何使用自動化測試工具校準壓力訊號，並測試 PCIe 5.0 接收器的一致性。

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如何測量主動元件的阻抗失配

高速數位應用設計和測試中的阻抗失配特性分析需要瞭解時域和頻域中的反射信號。瞭解詳情使用網路分析儀量測熱 S 參數和熱 TDR 量測，包括眼圖。

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深入探索高速數位設計的更多見解和精心編譯的資源

 
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