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AIコンピューティング
AIチップと高速デジタルデザインをテストする。
AI半導体テストとHSD設計を加速
AI対応半導体と高速デジタル (HSD) 設計の未来を切り拓きます。AIデータセンター向けに最適化された高度な設計、デバッグ、コンプライアンスツールを使用して、AIチップの設計とテスト、最先端設計のトラブルシューティング、最新のPCIe、DDR、CXL規格への準拠またはそれを超える性能を実現します。
AIコンピューティングにおける知識を向上させる
AIデータセンターを最適化し、スケールアップするための5つの戦略
AIは産業を変革し、イノベーションを推進しています。これは、ネットワークアーキテクトが、独自のトラフィックパターン、動的なワークロード、絶え間ないパフォーマンス要求を含む、増大するデータセンターの要求を管理しなければならないことを意味します。
このeBookを読み、最新のアプリケーション向けにAIデータセンターのパフォーマンスを最適化するための5つの実用的なソリューションを発見してください。
並行設計エンジニアリングによるAIイノベーションの加速
AIチップの設計は、複雑性、コスト、消費電力といった技術的および経済的なハードルにより、ますます困難になっています。このeBookを読んで、チップレット設計、6G研究、電力供給、エンジニアリングライフサイクル管理にわたるAIチップ開発を加速する方法を学びましょう。
PCIe®標準規格とテスト要件の進化
データセンターは、より高速な速度を達成するための要求の高まりに直面しており、AIがその要求を加速させています。イーサネット速度が800GEを超え、Peripheral Component Interconnect Express® (PCIe®) 標準の最新版であるPCIe® 6.0が、データセンターのイノベーションを加速させています。
デジタル設計およびインターコネクト規格
デジタル信号がギガビット速度に達すると、「予測不能なこと」が常態化します。デジタル規格においては、新しい世代や技術の進歩ごとに新たな課題が生じます。ギガビットデジタル設計の課題を克服するために、シミュレーション、測定、コンプライアンスのためのツールをご検討ください。
AIチップと半導体の設計およびテスト
設計サイクルを加速し、コンプライアンスの課題を予測し、電子性能を最適化し、市場をリードするイノベーションをより迅速に提供します。
AI最適化された高速デジタル設計のトラブルシューティング
高精度で高性能な測定器を使用することで、設計スピンを削減し、AI半導体をテストし、プリント基板（PCB）の性能を解析します。
最新のAIネットワーキング標準に適合またはそれを上回る
PCIe®、CXL、DDRなどの主要なAIデータセンター標準に対応する自動テストソリューションにより、コンプライアンス・テストを簡素化し、加速します。
キーサイトでAIチップをテストし、高速デジタルデザインをデバッグする
比類のないシグナルインテグリティでAI対応デザインをデバッグ
Keysight UXR Bシリーズ オシロスコープにより、プロトタイピングサイクルを短縮し、市場投入までの時間を加速し、データセンターインフラの信頼性を向上させます。最高のシグナルインテグリティ測定で物理層の性能をトラブルシューティングし、明日のAIデータセンター向け高速デバイスを構築します。
次世代AIコンピューティング規格への準拠を確保します。
キーサイトのビットエラーレートテスター (BERT) を使用して、AIデータセンターネットワーク向けレシーバーおよびサーバーインターフェースの特性評価を行います。妥協のないシグナルインテグリティ、NRZ / PAM4 / PAM6 / PAM8サポート、最大120 Gbaudのデータレートにより、1.6Tおよび最先端アプリケーションのパスファインディングを改善します。
160 Gbaud以上の設計開発を加速
キーサイトの任意波形発生器 (AWG) は、AI半導体テストおよびAIデータセンター展開の要求に対応する速度、帯域幅、および精度を提供します。高密度通信のテスト、設計性能の特性評価、デバイスの限界までのストレス印加が可能です。
PCIe®リンクトラフィックの明確かつ正確な表示を実現
比類のないシグナル・インテグリティでPCIe®システムの詳細なプロトコル解析を実行します。キーサイトのPCIeプロトコル・アナライザは、データ・トラフィックをエミュレートおよび可視化し、AIデータセンター対応のためにホストとエンドポイントを検証する問題を特定します。これらすべてを、迅速なキャリブレーションのためのプラグイン式ケーブルレス・フォームファクターで実現します。
EDA製品で設計ワークフローを効率化します。
キーサイトの電子設計自動化 (EDA) 製品を活用することで、設計サイクル全体を通じてマルチドメインのインサイトを簡素化します。設計上の課題を予測し、AIチップや半導体モデルをシミュレートし、設計テンプレート、コンポーネントライブラリ、堅牢なモデリング、高精度なシミュレーションにより、市場投入を加速する製品を提供します。
PCIe® 7への道
データ転送の未来を受け入れる準備はできていますか？PCIe® 7とCXLは、AIや機械学習などの高性能アプリケーション向けに、より高速なデータレートを提供します。32GbaudでのPAM4シグナリングのような新しいテクノロジーは、従来のNRZベースのテクノロジーからの大きな飛躍であり、厳格な許容誤差、進化する仕様、および新しいコンポーネントモデルが必要となります。
このウェビナーでは、これらの標準の設計における課題について学び、Method of Implementation (MOI)ワークフローを使用したシミュレーション主導のコンプライアンスソリューションを探り、コンプライアンステストを認証します。
AIコンピューティングテストとPCB検証のユースケース
PCBシグナルインテグリティの解析
クロストーク、ジッタ、垂直ノイズ、位相ノイズの検出と診断を通じて、高速デジタルPCBにおける信号インテグリティのリスクを低減します。
PCIe® 6.0プロトコル検証を実行します。
物理層、データリンク層、トランザクション層でプロトコル評価を達成する。
DDR5トランスミッターのコンプライアンス試験
JEDEC規格に基づいた幅広い適合性テストを実行します。
PCIe® 6.0レシーバーのコンプライアンス試験
ストレス信号を校正し、PCIe®レシーバーのコンプライアンスをテストします。
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よくある質問: AIコンピューティング
データセンターが指数関数的なトラフィック増加をサポートするために拡張するにつれて、CPU、GPU、アクセラレータ、メモリインターフェースを含む、それらが依拠するAIコンピューティングインフラストラクチャには、より厳格な試験が必要です。検証は現在、現代のデータセンター性能の基盤となるPCIe、CXL、DDR、HBMなどの超高速デジタルインターフェースに対応する必要があります。半導体試験は、キーサイトのリアルタイム適合性オシロスコープ、プロトコルアナライザ、BERTなどの高度なツールを用いて進化しており、データセンターレベルのストレス条件下での物理層の整合性と適合性を検証します。現在の試験では、高密度サーバーおよびカスタムシリコン展開全体で、信号品質、性能、電力効率、および信頼性が優先されます。
現代のデータセンターは、厳密なタイミングマージンと膨大なスループット要件を持つ複雑なチップセット上に構築されています。キーサイトのAWG、高性能オシロスコープ、レシーバーテストソフトウェアなどの高度な半導体テストツールは、高精度な信号生成と解析を提供し、信頼性の高い高速機能を保証します。これらのツールは、メモリおよびI/Oサブシステム全体でジッター、信号劣化、信号品質を検出するのに役立ちます。AIコンピューティング、ストレージ、ネットワーキング、仮想化などのワークロード向けにカスタムチップを構築するハイパースケーラーにとって、これらのテストソリューションは、認定を加速し、展開後のシステムレベルの問題を軽減します。最終的に、検証の強化は、現場での障害の減少とデータセンターサービスの稼働時間の向上を意味します。
データセンターチップの開発には、高速なサイクルと大容量のスループットが求められます。テスト時間とコストの削減は、インテリジェントなテストカバレッジ、自動化された機器の効率的な使用、および設計段階初期における堅牢なシミュレーションにかかっています。キーサイトのEDAバンドル（SIPro（シグナルインテグリティ解析）やSystem Designなどのツールを含む）は、エンジニアがテープアウト前に高速チャネルをシミュレートおよび検証することを可能にします。ベンチでは、BERTやリアルタイムコンプライアンスオシロスコープなどの測定器が、PCIe/CXLおよびメモリインタフェースのコンプライアンスとデバッグを効率化し、高コストな手戻りを削減し、展開までの時間を短縮します。
データセンターのコンピューティングシステムの検証には、物理層測定、プロトコル適合性データ、および環境ストレスデータの組み合わせが必要です。テストエンジニアは、BERT、オシロスコープ、AWGなどの機器から、ビットエラーレート、アイダイアグラム、TDECQ、ジッター耐性、レーンマージニングといったリアルタイムの性能メトリクスを収集します。さらに、キーサイトのPHY DesignerやRF Circuit Simulation Professionalのようなツールからのシミュレーションデータは、最悪の条件下での動作を検証するために使用されます。このデータは、サーバーチップ、メモリモジュール、およびインターコネクトが、ハイパースケール環境に典型的な要求の厳しいワークロードの下で、大規模かつ信頼性高く動作することを保証する上で極めて重要です。
データセンターのAIコンピューティング設計が帯域幅の限界を押し広げ、電力マージンを縮小するにつれて、エンジニアは信号品質、プロトコル適合性、熱安定性に関する課題に直面しています。チップレット、積層メモリ、およびカスタムI/Oパス（多くの場合、複数の電圧ドメインにわたる）の試験には、高精度なツールと深いプロトコル可視性が必要です。歩留まりや市場投入までの時間を妨げることなく、高速検証をワークフローに統合することも困難です。キーサイトの設計データおよびIPデータ管理のようなツールは、試験カバレッジの追跡に役立ち、一方、プロトコルアナライザや高度なシミュレーションスイートは、開発後期での予期せぬ問題を軽減します。PCIe 6.0やCXL 3.0のような進化する相互接続規格全体で試験セットアップのスケーラビリティを確保することは、継続的な課題です。
主要なトレンドには、コンポーザブルおよびディスアグリゲーテッドアーキテクチャの台頭、チップレットベース設計の採用、および電力最適化のためのカスタムシリコンが含まれます。データセンターAIコンピューティングのテストにおけるベストプラクティスには、シミュレーション（SIProなどのEDAツールを使用）から開始すること、リアルタイムオシロスコープおよびBERTでのコンプライアンステスト自動化を活用すること、ベンチレベルの結果とシステムレベルのパフォーマンスを相関させることが挙げられます。ハイパースケーラーは、より優れた制御と迅速な反復のために、物理層、プロトコル層、データ管理層を組み合わせた統合検証プラットフォームを使用して、テストを社内で行うことが増えており、これにより、より高速で信頼性の高いAIコンピューティングを大規模に提供しています。
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