W2302EP 暫態卷積和通道模擬元件

暫態卷積和通道模擬元件不僅含暫態模擬器，也提供以下各種信號完整性功能：

• 創新的卷積方法，從 S 參數建立具因果關係的被動時域模型。與其他工具不同，ADS 卷積可正確處理諸多難題，例如過長或損耗過大的傳輸線
• 通道模擬器具逐位元與統計模式，支援 IBIS AMI，及暫行標準規格延伸如：on-die S 參數（BIRD 152）、先進抖動（BIRD 123）、中間通道轉接驅動器和重定時器（BIRD 156）（完整資訊如下所示）
• 提供眼圖分析的眼圖探棒元件，含 BER 輪廓與浴缸曲線顯示。內含眼圖遮罩工具，具自動遮罩規則違反檢查功能
• 等化器支援自動分接最佳化
• 在不同資料速率下，檢查多個干擾源下有無交互干擾的功能
• 符合 DDR2、DDR3 和 LPDDR2 標準的設計套件
• 內含符合 IBIS I/O 產業標準（ANSI/EIA-656）的收發器模型
• 時域反射工具
• 運用是德科技儀器中經過實證的 EZJIT Plus 演算法進行抖動分解
• 寬頻 SPICE 模型產生器，讓您可以將測得或模擬的 S 參數模型，轉換為集總等效或極點零點表示法
• Touchstone 結合器，以 4 埠 VNA 量測受害/干擾源通道並建模

從筆記型電腦到數據中心伺服器、通訊交換中心及網路路由器，幾乎所有現今的消費者與企業數位產品都存在晶片間資料鏈路。

SPICE 讓設計人員能透過集總元件模型執行較低速的模擬。但在當今每秒數個 Gigabit 的晶片間資料速率上，高頻和分散式效應（例如阻抗不匹配、反射、交互干擾、趨膚效應及介電損耗）已變的不容忽視。

因此，信號完整性工程師需要超越 SPICE 的技術。先進設計系統（ADS）暫態卷積與通道模擬元件的類 SPICE 模擬器部分不僅可以模擬集總元件模型，還可模擬對高速 PCB 軌跡建模十分重要的分散式傳輸線、S 參數和 EM 模型。此暫態卷積與通道模擬元件的獨特處在於，其不僅是一款高效能工具，更擁有一系列可整合進 ADS 平台的功能。您可將系統層、電路層或 EM 層模型（分別在其所對應的抽象層上）整合到同一個模擬中。

多核處理器的支援和全新的高容量稀疏矩陣求解程式，可將模擬速度提升至傳統暫態模擬的三倍，使其成為業界最快的信號完整性電路模擬器。

信號完整性工程師需為設計空間中上千個點決定超低誤碼率（BER）輪廓，以選擇發射器、通道與接收器特性的最佳組合。即使運用多核心和現代線性代數，暫態模擬所耗費的時間仍然過長，一百萬位元需耗時一天以上才能完成。

為了滿足此需求，我們新增了兩種模式來縮短暫態模擬時間。這些模式利用通道軌跡、導孔、焊線、連接器等的線性時變（LTI）特性，避免在每個時間步進以暴力方式執行暫態求解器。無需耗費數天，您只需幾秒即可決定超低 BER 輪廓，因此可快速、完整地探索「假設（what-if）」設計空間。

下表為傳統暫態模擬器與通道模擬器在逐位元和統計模式下的優缺點比較。

這套元件包含下列功能：

• 高頻 SPICE 模擬器 － 非線性時域模擬器，用於分析大型基頻電路、啟動暫態、振盪器及高速數位與切換電路
• 卷積模擬器 － 先進的時域模擬器，可擴展高頻 SPICE 模擬器的功能，在時域模擬器中準確模擬頻率相依元件（分散式元件、S 參數資料檔案、傳輸線等）
• IBIS I/O 模型 － I/O 緩衝器資訊規範（IBIS）模型，適合對 IC 驅動器、輸出、接收器、輸入的非線性特性進行建模
• 信號完整性驗證工具套件 － 在多 gigabit 通信鏈路設計中，找到並分析造成效能下降的抖動根源。它可協助設計人員在開始製造硬體原型之前，找到並消除導致抖動的原因，避免在開發週期後期，進行代價不斐的重新設計
• 寬頻 SPICE 模型產生器 － 讓設計人員能將測得或模擬的 S 參數模型，轉換為集總等效或極點零點表示法

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