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DDRおよびLPDDRメモリ
次世代AIは、メモリ技術に様々な課題を提示します。AIモデルのトレーニングには極めて高帯域幅のメモリが必要であり、推論アプリケーションには低メモリレイテンシが求められます。増大するモデルサイズに対応するためには、大容量でスケーラブルなメモリ容量が不可欠です。
キーサイトは、データセンター、民生用電子機器、自動車、その他のメモリシステム向けに、次世代のDDR5 (double data rate 5) およびLPDDR6 (low-power double data rate 6) 設計のあらゆる段階において、高精度かつ超高速なソリューションで対応します。
DDR設計からテストまでのソリューション
ネットワーク速度の高速化には、より高速なメモリが必要です。DDR標準の新しいバージョンがリリースされるたびに、メモリに保存されたデータへのより高速なアクセスがサポートされます。DDR5でデータ速度が6.4 GT/sに達すると、新たな設計および検証の課題に直面します。DDR5メモリシステムの設計とシミュレーションは、シリコンテープアウト前に問題を特定し、設計の良好なシグナルインテグリティを確保するのに役立ちます。設計およびシミュレーションソフトウェアを使用すると、目的の速度で最高の性能と信頼性を実現するために、トランスミッタ、レシーバ、およびチャネルの設計を最適化できます。プロトタイピングの前に、シグナルインテグリティの問題を解決し、電力効率を確保し、厳密なエラーマージン内に収まるように、事前設計を支援します。
他のデバイスとのDDR5トランスミッターの相互運用性を確保するには、JEDECコンフォーマンステスト標準に照らしてテストする必要があります。DDR5デバイスをテストする際は、専用のハードウェアとソフトウェアを使用して、コンプライアンステストのキャリブレーション、セットアップ、実行、およびドキュメント作成を自動化してください。理想的には、高有効ビット数を持つ高帯域幅オシロスコープ(25 GHz以上)、測定信号への影響を最小限に抑えるように設計された高帯域幅プローブ、およびシリコンにできるだけ近いプロービング用のインターポーザーボードを使用します。これに、テスト構成、実行、評価、自動化、およびレポート生成用のソフトウェアを組み合わせます。
第5世代ダブルデータレートメモリ(DDR5)デバイスのコンプライアンスを確保するには、JEDEC仕様で定められた相互運用性テストの網羅的なリストを実行する必要があります。物理層レシーバーコンフォーマンステストには、レシーバーの特性評価、高帯域幅オシロスコープを使用したストレス信号のキャリブレーション、およびビットエラーレートテスターによるデバイスレシーバーテストが含まれます。
データ破損は、DDR5設計の検証中に遭遇する一般的な症状です。データ破損の根本原因を特定することは困難な場合があります。通常、設計にはシグナルインテグリティまたは機能的な問題があります。
DDR5メモリシステムが期待どおりに動作しない場合、トレースキャプチャおよび解析機能を提供する機能デバッグ、解析、プロトコル準拠検証ソリューションが必要です。当社は、お客様のシステムの動作を理解し、問題の根本原因を迅速に特定するために必要な洞察を提供できます。
LPDDR設計からテストまでのソリューション
モバイルデバイスの低消費電力要件を考慮すると、LPDDR設計にはより高い電力効率が求められます。シミュレーションを使用することで、プロトタイピング前に低電圧LPDDR設計の問題を検出できます。キーサイトのPathWaveソフトウェアで設計し、電圧管理とシグナルインテグリティに関する洞察を得ることで、高速での正確なタイミングと最小限のクロストークを確保します。高度なIBIS-AMIモデルは、LPDDR構成の複雑さを考慮し、設計の堅牢な性能と信頼性を確保します。
LPDDR6テクノロジーは、低消費電力でデータ転送のためのより高い帯域幅を可能にします。十分な帯域幅と最高のシグナルインテグリティを備えたオシロスコープは、トランスミッタテストに不可欠です。JEDEC標準への準拠を保証し、テスト時間を最小限に抑えるために、キーサイトは、キーサイトの最高速テスト機器と連携する最も包括的なテスト自動化アプリケーションを提供しています。
LPDDR6レシーバのテストは、高速データ転送速度により大きな課題を提起します。これによりマージンが狭くなり、設計作業とテストがより複雑になります。ビットエラーレートテスター (BERT)、オシロスコープ、コンプライアンスソフトウェアなどの自動テストツールは、最小限のテスト時間、正確な測定、およびJEDEC仕様への準拠を確保しながら、物理層でのこれらの課題に対処するために不可欠です。
データLPDDRデータ速度が上昇する中、プロトコルレベルでの相互運用性テストも必須です。データ整合性を確保するには、信号を正確に捕捉および解析するために、タイミングとイベントのモニタリングに注力する必要があります。さらに、トレーニングとリフレッシュ管理による性能向上を評価することで、システムが確実に、かつ効率的に動作することを保証します。キーサイトは、お客様の設計向けに、高速で信頼性の高いLPDDRプロトコル解析に特化したソリューションを提供します。
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