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DDR、GDDR、LPDDRメモリ
次世代AIは、メモリ技術に様々な課題を提示します。AIモデルのトレーニングには極めて高帯域幅のメモリが必要であり、推論アプリケーションには低メモリレイテンシが求められます。増大するモデルサイズに対応するためには、大容量でスケーラブルなメモリ容量が不可欠です。
データセンター、民生機器、自動車、その他のメモリシステム向けに、次世代のDouble Data Rate 6 (DDR6)、Low-Power Double Data Rate 6 (LPDDR6)、およびGraphics Double Data Rate 7 (GDDR7)の設計のあらゆる段階において、キーサイトが高精度かつ超高速のソリューションでサポートします。
DDR設計からテストまでのソリューション
DDR6の登場に伴い、新たな設計および検証の課題に直面することになります。DDRメモリシステムのシミュレーションを行うことで、シリコンのテープアウト前に問題を発見し、信号品質を確保することができます。
キーサイトの設計およびシミュレーションソフトウェアを使用することで、希望する速度で最高のパフォーマンスと信頼性を実現できるように、送信機、受信機、およびチャネルの設計を最適化できます。プロト作成前に、初期段階から信号品質の問題解決、電力効率の確保、厳格なエラーマージン内への収束をサポートします。
DDRの相互運用性を確保するには、JEDECコンプライアンス規格に基づいた検証が必要です。キーサイトは、広帯域オシロスコープ、低負荷プローブ、インターポーザ技術、自動化ソフトウェアを組み合わせたエンドツーエンドのDDR送信機テストソリューションを提供し、テストのセットアップ、実行、解析、レポート作成を簡素化します。DDR6送信機のキャラクタライゼーションおよび検証に対する自動化機能への早期アクセスを提供し、DDR6規格の最終化前に、ますます困難になるジッタ、タイミング、電圧マージン、信号品質の要件に対処できるよう支援します。統合されたアイパターン、ジッタ、イコライゼーション、およびマージン解析により、迅速なデバッグ、早期のパスファインディング、およびDDR6送信機パフォーマンスに対するより確信度の高い検証が可能になります。
DDR5受信機の要件を満たすには、ますます困難になる信号条件下で正確なキャラクタライゼーションを行う必要があります。JEDEC規格に準拠した受信機テストでは、電圧、タイミング、信号の劣化が存在する状況下で、被試験デバイスがどの程度信頼性高くデータを復元できるかを評価します。テストプロセスでは、ストレスを与えた入力信号を正確に校正するための広帯域オシロスコープと、制御された信号条件を生成して受信機の性能を評価するためのビット誤り率テスタを組み合わせます。キーサイトの自動化ソリューションを使用して、電圧およびジッタの感度を測定し、ストレステスト（ストレスイアイ）による動作検証を行うことで、受信機マージンを効率的にキャラクタライズし、脆弱性を特定し、設計におけるDDR5の相互運用性とコンプライアンスへの信頼性を高めることができます。
データ破損は、DDR5設計の検証中に遭遇する一般的な症状です。データ破損の根本原因を特定することは困難な場合があります。通常、設計にはシグナルインテグリティまたは機能的な問題があります。
DDR5メモリシステムが期待どおりに動作しない場合、トレースキャプチャおよび解析機能を提供する機能デバッグ、解析、プロトコル準拠検証ソリューションが必要です。当社は、お客様のシステムの動作を理解し、問題の根本原因を迅速に特定するために必要な洞察を提供できます。
GDDR設計・テスト・ソリューション
ピンあたり32 Gb/sのGDDR7データレートとPAM3変調により、信号品質、パワーインテグリティ、チャネル設計に関する新たな課題が生じており、これらは設計サイクルの早い段階で対処する必要があります。
GDDR7に対応するキーサイトのGDDR設計・シミュレーションソリューションは、シリコンテープアウト前に問題の特定と解決を支援し、コストのかかる設計イテレーションを削減して市場投入までの時間を短縮します。
包括的なシミュレーション機能により、送信機、受信機、パッケージ、PCB、チャネルのパフォーマンスを最適化し、要求の厳しいGDDR7仕様を満たすことができます。
GDDR7では2倍のデータレートでPAM3シグナリングが導入されるため、送信機の相互運用性を確保するには、JEDEC仕様に対する電気特性、タイミング、アイパターン、ジッタ、イコライゼーション、SNDRのパフォーマンスを含む、信号品質の包括的な検証が求められます。
キーサイトは、広帯域オシロスコープ、高精度プロービングソリューション、およびディエンベディングやイコライゼーションエミュレーションなどの高度な解析手法を提供することで、デバイスの動作を正確にキャラクタライズし、開発からコンプライアンス試験に至るまでの設計検証を加速させます。
GDDR7メモリシステムが帯域幅をこれまでにないレベルまで押し上げる中、実際のチャネル条件下で信頼性の高いPAM3信号リカバリを確保するためには、レシーバ検証が極めて重要になります。
包括的なレシーバ解析では、チャネル損失、クロストーク、およびノイズが存在する環境下での等化の有効性、アイ品質、ジッタ耐性、およびシグナルインテグリティを評価します。先進的なレシーバ特性評価手法と高性能ビット・エラー・レート・テスターを組み合わせることにより、レシーバ設定の最適化、システムマージンの正確な評価、および検証とコンプライアンス試験の迅速化が可能になります。
GDDRデータ速度が向上するにつれて、プロトコルレベルでの相互運用性テストも必須となります。データの整合性を確保するためには、タイミングとイベントのモニタリングに注力し、信号を正確に捕捉して解析する必要があります。さらに、トレーニングおよびリフレッシュ管理によるパフォーマンスの向上を評価することで、システムが信頼性高く効率的に動作することが保証されます。キーサイトは、お客様のデザインに向けた、高速で信頼性の高いGDDRプロトコル解析に最適なソリューションを提供します。
LPDDR設計からテストまでのソリューション
モバイルデバイスの低消費電力要件を考慮すると、LPDDR設計にはより高い電力効率が求められます。シミュレーションを使用することで、プロトタイピング前に低電圧LPDDR設計の問題を検出できます。キーサイトのPathWaveソフトウェアで設計し、電圧管理とシグナルインテグリティに関する洞察を得ることで、高速での正確なタイミングと最小限のクロストークを確保します。高度なIBIS-AMIモデルは、LPDDR構成の複雑さを考慮し、設計の堅牢な性能と信頼性を確保します。
LPDDR6テクノロジーは、低消費電力でデータ転送のためのより高い帯域幅を可能にします。十分な帯域幅と最高のシグナルインテグリティを備えたオシロスコープは、トランスミッタテストに不可欠です。JEDEC標準への準拠を保証し、テスト時間を最小限に抑えるために、キーサイトは、キーサイトの最高速テスト機器と連携する最も包括的なテスト自動化アプリケーションを提供しています。
LPDDR6レシーバのテストは、高速データ転送速度により大きな課題を提起します。これによりマージンが狭くなり、設計作業とテストがより複雑になります。ビットエラーレートテスター (BERT)、オシロスコープ、コンプライアンスソフトウェアなどの自動テストツールは、最小限のテスト時間、正確な測定、およびJEDEC仕様への準拠を確保しながら、物理層でのこれらの課題に対処するために不可欠です。
データLPDDRデータ速度が上昇する中、プロトコルレベルでの相互運用性テストも必須です。データ整合性を確保するには、信号を正確に捕捉および解析するために、タイミングとイベントのモニタリングに注力する必要があります。さらに、トレーニングとリフレッシュ管理による性能向上を評価することで、システムが確実に、かつ効率的に動作することを保証します。キーサイトは、お客様の設計向けに、高速で信頼性の高いLPDDRプロトコル解析に特化したソリューションを提供します。
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