W2324EP 大容量布局預處理器元件

註：ADS 2015.01 增強了 ADS 布局中的原生 ODB ++導入和 EM 設定，使得 W2324 大容量版圖前置處理器逐漸被淘汰，因為它的功能已被最新版本的 ADS 版圖取代。

• 索取報價截止日期：2015 年 3 月 31 日
• 訂購永久性和限時授權（TBL）的截止日期：2015 年 7 月 31 日
• 訂購支援截止日期：2016 年 7 月 31 日

先進設計系統（ADS）大容量布局預處理器元件為高速數位設計流程提供以下功能：

• 將 ODB++ 格式的大型 PCB 設計檔案匯入預處理器的圖形操作介面中
• 支援選擇關鍵網路和進行 cookie 裁切
• 使用 Momentum 和 FEM 元件將處理過的 PCB 部分匯出到 ADS 布局，以進行電磁建模
• 支援網路名稱和元件的匯入

大容量布局預處理器元件是支援 ODB++ 檔案格式的匯入和預處理工具，讓您立即選擇關鍵網路的周邊環境，以便為電磁（EM）建模做好準備。在高速數位設計中，如果印刷電路板（PCB）的機構非常複雜，而且整體幾何結構過於龐大，超出電磁場求解程式的計算能力，執行這類預處理有極大的幫助。此解決方案主要針對少數關鍵網路而設計；例如，一個差動對把兩個串列器/解串器（SERDES）積體電路（IC）連接在一起，它會受到一個或多個干擾源走線的串擾影響。 圖 1 顯示一個走線範例。請注意，該電路板已經過 "cookie 裁切"，代表已完成凸包定義，由使用者自訂邊限，剩下一部分電路板可以由全準確度、全波電磁場求解程式（例如 Momentum 和 FEM 元件）來處理。

圖 1：以青藍色來突顯部分關鍵網。請注意，這個大型 PCB 已經過 "cookie 裁切"，左側邊緣處是一個凸包，包括最左側的網格和附近的邊限。

圖 2 顯示典型的高速數位工作流程，包括大容量布局預處理器元件。

圖 2：大容量布局預處理器元件是此高速數位設計流量的核心。中間方框（綠色）顯示信號完整性工程師在 ADS 中的操作步驟，而下方方框（紫色）則顯示實體設計工程師在第三方企業級 PCB 工具中的操作步驟。上方方框（藍色）顯示晶片設計人員所執行的操作步驟。

首先，信號完整性工程師將供應商的 IC 模型，與通道的預布局「預留位置」結合在一起。通常，此預留位置是在 ADS 多層模型（MLM）傳輸線程式庫中產生的，可能與過孔電磁模型彼此互補。預布局模擬的目的是探索設計空間並最佳化 IC 設定（如發射器（Tx）SERDES 預加強濾波器分接頭、接收器（Rx）SERDES 等化器分接頭，以及時脈/資料回復（CDR）電路設定）、堆疊、可控阻抗線幾何結構以及過孔設計。

實體設計工程師可將這些參數載入到第三方企業級 PCB 工具（例如 Mentor Graphics 的 Expedition）之自動路由器的約束編輯器中。在對電路板進行路由時，這些工具可提供 ODB++ 檔案格式的布局後原圖。

信號完整性工程師選擇關鍵網路，並對 PCB 的重點部分進行預處理，以便進行電磁建模。接著使用所得到的電磁模型「置換出」預布局預留位置，它具有布局後設計的真實特性。如此一來，您可以在進入生產之前，對候選布局進行驗證。如果候選設計存在過度串擾等問題，信號完整性工程師可調整 ADS 布局「沙盒」的臨介面積（例如，藉由添加縫合導孔或防護走線），並對新的候選設計進行求解，直至獲得令人滿意的調整效果。接下來，實體設計工程師可將從 ADS 實驗中得到的知識，應用到第三方企業級 PCB 工具的「理想」設計副本中，確保其設計一次便通過測試。在檢驗布局後時（即按順序製造多個原型並進行量測），這種方法可避免昂貴、耗時而且不確定的「試誤法」。