PCI Express® および Compute Express リンク
- 設計・シミュレーション
- 送信機テスト
- レシーバーテスト
- インターコネクトテスト
- プロトコルテスト
再設計のリスクを最小限に抑えながら、市場投入までの時間を短縮します。効率的な高性能シミュレーションツールにより、増大する設計の複雑さを管理し、高いプロトタイピングコストを抑制します。
電源および信号の整合性解析
次世代AIデータセンターの導入が抱える課題に対応するため、速度、帯域幅、精度、柔軟性を備えた複雑な信号を設定します。
AMIモデルの作成
送信機および受信機向けのPCIeアルゴリズム・モデリング・インターフェースの生成を加速する。
送信機のコンプライアンス試験の自動化と綿密な設計検証により、市場投入までの期間を短縮し、ハードウェアがPCI-SIG規格に完全に準拠していることを保証します。
PCIe®7までの送信機コンプライアンス試験のデバッグおよび自動化。
インピーダンスの不連続箇所の検出を迅速化する。
PCIe® 5.0 および 6.0 設計の位相ロックループ（PLL）の帯域幅とピーク特性をデバッグし、その特性を解析します。
PCIe® 5.0 送信機のコンプライアンス試験のデバッグおよび自動化。
PCIe® 5.0 送信機のコンプライアンス試験のデバッグおよび自動化。
自動化された受信機コンプライアンス試験と綿密な設計検証により、市場投入までの期間を短縮し、ハードウェアがPCI-SIG規格に完全に準拠していることを保証します。
PCIe®7.0 ASICのストレス信号のキャリブレーションおよびコンプライアンス試験を自動化します。
PCIe® 6.0 ASICのストレス信号のキャリブレーションおよびコンプライアンス試験を自動化します。
PCIe®6.0CEM アドインカードおよびシステムのコンプライアンス試験のデバッグと自動化を行います。
PCIe® 5.0 ベースレシーバー試験
PCIe® 5.0 ASICのストレス信号のキャリブレーションおよびコンプライアンス試験を自動化します。
PCIe® 5.0 CEM アドインカードおよびシステムのコンプライアンス試験のデバッグと自動化を行います。
PCIe® 5.0 M.2デバイスおよびホストのコンプライアンステストのデバッグと自動化を行います。
PCIe® 4.0 ベースレシーバー試験
PCIe® 4.0 ASICのストレス信号のキャリブレーションおよびコンプライアンス試験を自動化します。
PCIe® 4.0 CEM アドインカードおよびシステムのコンプライアンス試験のデバッグと自動化を行います。
シグナル・インテグリティ測定
最大4ポートまでのベクトルネットワーク解析
最大53 GHzまでの高速リアルタイム解析を実行します。
TDRを用いた時間領域解析の高度化
受動素子の完全な特性評価を行う。
マルチポート・ベクトルネットワーク解析
プロトコルに関する深い知見、迅速な根本原因の特定、そして開発のあらゆる段階における確信により、PCIeおよびCXLの設計検証とデバッグを加速させます。
PCIe® および CXL プロトコルアナライザ
プロトコルに関する深い知見と比類のないシグナル・インテグリティにより、設計のデバッグを迅速に行えます。
PCIe® および CXL のトラフィック分析とコンプライアンス試験を自動化します。
PCIe® および CXL プロトコル・エクササイザー
最大64 GT/sのリアルなトラフィックを生成し、ホストシステムとしてエミュレートします。
PCIe® および CXL のトラフィック分析とコンプライアンス試験を自動化します。
PCIe® および CXL プロトコル対応テスト用バックプレーン
安定したケーブルレス・バックプレーンを使用してテストを行い、比類のない信号完全性を実現します。
PCIe® および CXL の活用事例
PCIe® および CXL ソリューションの詳細はこちら
PCIe® および CXL ソリューションに関するよくある質問
PCIe 6.0では、PAM4信号方式とFLIT（Flow Control Unit）ベースの符号化が導入され、送信機解析、受信機校正、等化、およびプロトコルデバッグにおいて新たな課題が生じました。
PCIe 7.0はスループットを再び倍増させ、128 GT/sを実現し、次世代のAIアクセラレータ、データセンターインフラ、および高性能コンピューティングシステムに対応します。検証を行うことで、こうした極限の速度下でも相互運用性とシステムの信頼性を確保できます。
シミュレーション、特性評価、プロトコル解析、コンプライアンス試験、受信機検証に至るまでの包括的なテストワークフローを、単一ベンダーの環境下で活用することで。
CXLは、PCIeの物理層を基盤とするオープンな相互接続技術であり、CPU、アクセラレータ、メモリデバイス、GPU、およびその他のシステムコンポーネント間のコヒーレントな通信を可能にします。
CXLは、PCIeと同じ物理コネクタおよび電気的インターフェースを使用します。リンクの初期化時に、デバイスはPCIeモードで動作するか、CXLモードで動作するかをネゴシエートすることができます。
CXLはPCIeと物理層を共有しているものの、新たなプロトコル、コヒーレンシ機構、メモリセマンティクス、およびファブリックアーキテクチャを導入しており、これらには専用の検証およびデバッグ機能が必要となる。
主な課題としては、以下のものが挙げられます：
- メモリコヒーレンシーの検証
- ファブリック管理のテスト
- メモリプールの検証
- ベンダー間の相互運用性
- 複雑なシステムアーキテクチャにおけるプロトコル準拠
メモリプーリングにより、複数のホストやアクセラレータがメモリリソースを動的に共有できるようになり、AIやクラウドデータセンター環境におけるリソース利用率とスケーラビリティが向上します。
CXLは、メモリの拡張、メモリの共有、および分散型アーキテクチャを実現し、AIのトレーニングや推論ワークロードにおける増大するメモリと帯域幅の需要に対応するのに役立ちます。
次の点にご注目ください：
- 現行のCXL仕様への対応
- アナライザおよびエクササイザ機能
- トラフィックの生成とエラーの注入
- 一貫性検証
- PCIeプロトコルデバッグワークフローとのメモリプロトコル解析の統合
はい。キーサイトは、開発ライフサイクル全体を通じてエンジニアがPCIeおよびCXLの設計を検証できるよう支援する、統合型プロトコルアナライザ、エクササイザ、ソフトウェア、および物理層テストソリューションを提供しています。
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