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DesignCon 2026
インターコネクトにおけるAIイノベーションの加速
ブース#1039にお立ち寄りいただき、キーサイトが次世代インターコネクトをより高い電力効率で迅速に検証することで、AIイノベーションを加速するチームをどのように支援しているかをご覧ください。速度が800Gから3.2Tに上昇し、チップレットベースの3Dアーキテクチャが複雑さを増すにつれて、早期のデバッグと確実なサインオフには、より迅速な洞察が不可欠です。3.2Tパスファインディング、1.6Tインターコネクト検証、チップレットおよび3D ICワークフロー、PCIe® Gen7デバッグ、最大50 GHzのDDR/LPDDRテストのライブデモンストレーションをご覧ください。
キーサイトのエキスパートとの個別ミーティングを予約して、2026年の目標と最も困難な検証課題について話し合いましょう。
以下のデモをご覧になり、ブースのルートを計画してください。
日付
2026年2月24日～26日
所在地
サンタクララ・コンベンションセンター
サンタクララ、カリフォルニア
キーサイトブース
1039
8つのライブデモ。ご関心のある分野を選択し、疑問を解決してください。
2月25日～26日にブース#1039でライブを見る
チップレット3D相互接続設計ツールでAIの未来をデザインする
チップレットベースのアーキテクチャ向け3Dインターコネクト設計を加速します。ハッチングされたグランドプレーンのモデリング、3Dインターコネクトの最適化、設計サイクルの早期におけるSIブリッジ/インターポーザの動作シミュレーションを可能にするワークフローを提供します。W3510Eでその動作を確認し、テープアウト前のリスクを低減し、意思決定を迅速化します。
3.2T速度シグナルインテグリティ の確保
市場投入までの時間を短縮する測定ワークフローにより、確実な3.2T信号インテグリティをより迅速に実現します。4ポートVNAで最大170/250 GHzをスイープし、PAM4/6/8アイダイアグラムを生成し、バッチ処理されたAFR強化機能により反復を加速します。N5247B、N5292A、NA5307A、85065A、N19301Bでご確認ください。
AIワークロード向け次世代メモリの検証
早期検証、最大50 GHzのプロービング、およびよりクリーンなコンプライアンスとデバッグのための信号マージン最適化のワークフローにより、新しいDDR / LPDDRシリコンをより迅速に立ち上げます。D9060LDDCとLPDDR6 Txコンプライアンスアプリでその動作をご覧ください。
AIアクセラレーション向け信頼性の高いPCIe® PAM4性能
信頼性の高い立ち上げと迅速なデバッグのために構築されたワークフローで、PCIe® Gen7 PAM4 Tx/Rx性能を検証します。速度が上がるにつれて、DUTマージンを最大化し、リンクの問題をより早く特定し、PCIe®の信頼性を強化します。M8199B (x2) と N1000 + N1046 1 mm キットでその動作をご覧ください。
シグナルインテグリティ 推進：448Gbpsの道筋
PAM4／6／8信号を生成し、3.2T-classシステムを解析し、チャネル変調の選択肢をより迅速に最適化するワークフローにより、448 Gbpsパスファインディングを推進します。UXR0902B 80 GHzスコープ、M8050A BERT、PCIe®トランスミッター解析ソフトウェア（SW00PCIE／SW02PCIE）、およびPCIe® RXテストソフトウェア（N5991P）で実演をご覧ください。
AIシステム向けUSB4準拠テストの効率化
信号完全性を維持しつつ、より高速で小型な設計を可能にするワークフローにより、AIシステム向けUSB4コンプライアンスを加速します。コンプライアンス・テストを加速し、問題を早期に発見し、少ない反復で立ち上げを進めることができます。
AIネットワーク向け1.6T相互接続のベンチマーク
1.6Tリンクのベンチマーク、リンク品質の測定、明確なパフォーマンスデータによるワークロードの最適化を行うワークフローを使用して、AIスケールのインターコネクトを検証します。INPT-1600GEトラフィック生成およびM8050AとFITS-8CHを含むBERTソリューションで、その動作をライブでご覧ください。
AIインフラ向けUALinkおよびスケールアップイーサネットの検証
1.6T速度の検証、多層相互運用性テストの実行、自動化による手作業の削減を可能にするワークフローにより、AIスケール・リンクのコンプライアンスと相互運用性を自動化します。N1092 / UXRオシロスコープ、コンプライアンス・ソフトウェア・スイート (Ethernet 1.6T、PCIe® Gen6 / 7、CEI-112 / 224)、およびフィクスチャとプローブを含む高速テスト・エコシステムで、その動作をご覧ください。
キーサイトエデュケーションフォーラム
ボールルームK
2月25日水曜日、セッション
チャネルシミュレーションとEOE。ワンフロー
午前8時30分～午前9時15分
午前9時20分～10時
午前11時～午前1時40分
PCIe®、光リンクによるデータレートとチャネル性能の向上午前11時50分～午後12時30分.
午後1時30分～2時10分
午後2時20分～3時
キーサイトの会議論文
日付 |
開始時刻 |
セッションタイトル |
講演者 |
ルーム |
|---|---|---|---|---|
| 2月24日（火） | 午後2時 | チュートリアル – 正しく校正しないと測定を誤る！PDNコンポーネント向け2ポートインピーダンス測定校正に関するマスタークラス | Heidi Barnes および寄稿者 | ボールルームG |
| 2月24日（火） | 午後2時 | チュートリアル – ビタビ復号器の理解 | デビッド・バナス | ボールルームA |
| 2月25日水曜日 | 午前9時 | AIおよびクラウドコンピューティングアプリケーション向け大電流PDNにおける内蔵コンデンサによるノイズ低減のモデル化および測定手法 | Heidi Barnes / Kalyan Rapolu および寄稿者 | ボールルームC |
| 2月25日水曜日 | 午後2時 | 高速マルチドメインBGAステップ負荷を用いたマルチフェーズVRMシステムによる大信号PDNクロストークとグランドバウンスのモデリングと測定 | Heidi Barnes および寄稿者 | ボールルームB |
| 2月25日水曜日 | 午後2時 | クロックフォワーディングおよびエコーキャンセレーションを備えた双方向D2Dリンク向けIBIS-AMIモデリング | ファンイー・ラオ / デビッド・バナス | ボールルームE |
| 2月25日水曜日 | 午後3時 | 64および128 GT/s PAM4シグナリングにおけるPCIe®送信機イコライゼーションプリセット測定手法の実験的研究 | Rick Eadsおよび寄稿者 | ボールルームC |
| 2月25日水曜日 | 午後4時 | パネルディスカッション – 未来を動かす：次世代パワーインテグリティソリューションにおけるAIの役割 (広範な展望) | Heidi Barnes および寄稿者 | ボールルームE |
| 2月26日（木） | 午前8時 | 斬新なオフボード垂直電源ソリューション | Heidi Barnes / Xuguo Jiang および寄稿者 | ボールルームC |
| 2月26日（木） | 午前8時 | DDR5におけるシミュレーションと測定のギャップを埋める：相関性向上のための手法 | Randy White / SK Choi | ボールルームE |
| 2月26日（木） | 午前11時15分 | シリコンインターポーザ、ブリッジ、フレキシブルPCBにおけるハッチングされたグランドプレーンを持つ3Dインターコネクトの実用的なモデリング | Tim Wang-Lee / Taejong Jeongおよび寄稿者 | ボールルームD |
| 2月26日（木） | 午後3時 | 高速光通信向け電子フォトニック協調設計および協調シミュレーションフローのデモンストレーション | Harold Devos、Jan Van Hese、Stefanos Andreou、Muhammed、Umar Khanおよび寄稿者 | ボールルームH |
| 2月26日（木） | 午後4時45分 | パネル – 未来の設計と検証：128 GT/sでのPCIe®向けSERDESとチャネルの革新 | Pegah Alavi / Rick Eads | ボールルームA |
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