Besuchen Sie uns an Stand Nr. 1039 und erfahren Sie, wie Keysight Teams dabei unterstützt, KI-Innovationen zu beschleunigen, indem es die Validierung von Verbindungen der nächsten Generation beschleunigt und gleichzeitig die Energieeffizienz steigert. Angesichts steigender Geschwindigkeiten von 800G auf 3,2T und zunehmender Komplexität chipletbasierter 3D-Architekturen ist ein schneller Einblick entscheidend, um Fehler frühzeitig zu erkennen und die Freigabe sicher zu gewährleisten. Erleben Sie Live-Demonstrationen der 3,2T-Pfadfindung. 1.6T Verbindungsvalidierung, Chiplet- und 3D-IC-Workflows, PCIe® Gen7-Debugging und DDR-/LPDDR-Tests bis zu 50 GHz.

Vereinbaren Sie ein persönliches Gespräch mit einem Keysight-Experten, um Ihre Ziele für 2026 und Ihre größten Herausforderungen bei der Validierung zu besprechen.

Sehen Sie sich die unten stehenden Demos an und planen Sie Ihre Route am Stand.

DATUM
24. bis 26. Februar 2026

STANDORT
Santa Clara Convention Center
Santa Clara, Kalifornien

KEYSIGHT-STAND
1039

Acht Live-Demos. Wählen Sie Ihren Schwerpunkt. Erhalten Sie Antworten.

Besuchen Sie sie live am 25. und 26. Februar an Stand Nr. 1039.

Die Zukunft der KI gestalten mit Chiplet 3D Interconnect Designer

Beschleunigen Sie das 3D-Verbindungsdesign für Chiplet-basierte Architekturen mit Workflows zur Modellierung von schraffierten Masseflächen, zur Optimierung von 3D-Verbindungen und zur Simulation des Verhaltens von SI-Brücken und Interposern bereits in der frühen Designphase. Erleben Sie die Vorteile in der Praxis mit dem W3510E, um Risiken zu minimieren und Entscheidungen vor dem Tapeout zu beschleunigen.

Sicherstellung der Signalintegrität bei 3,2T-Geschwindigkeiten

Erreichen Sie schneller zuverlässige 3,2T-Signalintegrität mit Messworkflows, die die Markteinführungszeit verkürzen. Messen Sie Frequenzen bis zu 170/250 GHz mit einem 4-Port-VNA, generieren Sie PAM4/6/8-Augendiagramme und beschleunigen Sie die Iteration durch Batch-AFR-Verbesserungen. Erleben Sie es mit N5247B, N5292A, NA5307A, 85065A und N19301B.

Validierung von Speicher der nächsten Generation für KI-Workloads

Neue DDR/LPDDR-Chips lassen sich dank optimierter Workflows schneller in Betrieb nehmen: Validierung im Vorfeld, Tests bis zu 50 GHz und Optimierung der Signalreserve für eine einfachere Konformitätsprüfung und Fehlersuche. Erleben Sie es selbst mit dem D9060LDDC und der LPDDR6 Tx Compliance App.

Zuverlässige PCIe® PAM4-Leistung für KI-Beschleunigung

Validieren Sie die PCIe® Gen7 PAM4 Tx/Rx-Performance mit Workflows, die für zuverlässige Inbetriebnahme und schnelleres Debugging entwickelt wurden. Maximieren Sie die DUT-Margen, lokalisieren Sie Verbindungsprobleme frühzeitig und stärken Sie die PCIe®- Zuverlässigkeit bei steigenden Geschwindigkeiten. Überzeugen Sie sich selbst mit M8199B (x2) und dem N1000 + N1046 1-mm-Kit.

Signalintegrität für KI-gestütztes Fahren: 448 Gbit/s Pfadfindung

Beschleunigen Sie die Pfadfindung mit 448 Gbit/s durch Workflows zur Generierung von PAM4/6/8-Signalen, zur Analyse von Systemen der 3,2T-Klasse und zur Optimierung der Kanalmodulation. Erleben Sie es live mit dem UXR0902B 80-GHz-Oszilloskop, dem M8050A BERT, der PCIe®-Senderanalysesoftware (SW00PCIE/SW02PCIE) und der PCIe®-RX-Testsoftware (N5991P).

Optimierung der USB4-Konformitätsprüfung für KI-Systeme

Beschleunigen Sie die USB4-Konformität für KI-Systeme mit Workflows, die die Signalintegrität wahren und gleichzeitig schnellere, kleinere Designs ermöglichen. Optimieren Sie Konformitätstests, erkennen Sie Probleme frühzeitig und führen Sie die Inbetriebnahme mit weniger Iterationen durch.

Benchmarking 1.6T Verbindungen für KI-Netzwerke

Validierung von KI-basierten Verbindungen mit Arbeitsabläufen zum Vergleich 1.6T Verbindungen herstellen, Verbindungsqualität messen und Workloads mit übersichtlichen Leistungsdaten optimieren. Erleben Sie es live mit der INPT-1600GE-Verkehrsgenerierung und BERT-Lösungen wie M8050A und FITS-8CH.

Validierung von UALink und Scale-Up Ethernet für KI-Infrastruktur

Automatisierte Compliance und Interoperabilität für KI-basierte Verbindungen mit Workflows zur Validierung 1.6T Geschwindigkeiten erhöhen, mehrschichtige Interoperabilitätstests durchführen und den manuellen Aufwand durch Automatisierung reduzieren. Erleben Sie es in Aktion mit N1092/UXR-Oszilloskopen und Compliance-Software-Suiten (Ethernet). 1.6T , PCIe® Gen6 / 7, CEI-112 / 224) und das Hochgeschwindigkeits-Test-Ökosystem einschließlich Vorrichtungen und Sonden.

Keysight Bildungsforum

Ballsaal K

Konferenzbeiträge von Keysight

Datum

Startzeit

Titel der Sitzung

Moderator(en)

Zimmer

Dienstag, 24. Februar 14:00 Uhr Tutorial – Richtig kalibrieren oder falsch messen! Meisterkurs zur Kalibrierung der 2-Port-Impedanzmessung für PDN-Komponenten Heidi Barnes und Mitwirkende Ballsaal G
Dienstag, 24. Februar 14:00 Uhr Tutorial – Den Viterbi-Decoder verstehen David Banas Ballsaal A
Mittwoch, 25. Februar 9:00 Uhr Methoden zur Modellierung und Messung der Rauschunterdrückung mit eingebetteten Kondensatoren in Hochstrom-PDNs für KI- und Cloud-Computing-Anwendungen Heidi Barnes / Kalyan Rapolu und Mitwirkende Ballsaal C
Mittwoch, 25. Februar 14:00 Uhr Modellierung und Messung von Übersprechen und Masseprellen bei großen Signalen in einem PDN-System mit einem mehrphasigen VRM-System unter Verwendung einer schnellen Multi-Domain-BGA-Stufenlast Heidi Barnes und Mitwirkende Ballsaal B
Mittwoch, 25. Februar 14:00 Uhr IBIS-AMI-Modellierung für bidirektionale D2D-Verbindungen mit Taktweiterleitung und Echokompensation Fangyi Rao / David Banas Ballsaal E
Mittwoch, 25. Februar 15:00 Uhr Eine experimentelle Studie zu Messmethoden für die Voreinstellung der PCIe®-Senderentzerrung bei 64 und 128 GT/s PAM4-Signalisierung Rick Eads und Mitwirkende Ballsaal C
Mittwoch, 25. Februar 16:00 Uhr Panel – Die Zukunft der Energieversorgung gestalten: Die Rolle der KI in den Stromversorgungslösungen der nächsten Generation (Breite Zielsetzung) Heidi Barnes und Mitwirkende Ballsaal E
Donnerstag, 26. Februar 8:00 Uhr Eine neuartige externe vertikale Stromversorgungslösung Heidi Barnes / Xuguo Jiang und Mitwirkende Ballsaal C
Donnerstag, 26. Februar 8:00 Uhr Überbrückung der Lücke zwischen Simulation und Messung in DDR5: Techniken zur Verbesserung der Korrelation Randy White / SK Choi Ballsaal E
Donnerstag, 26. Februar 11:15 Uhr Praktische Modellierung von 3D-Verbindungen mit schraffierten Masseflächen in Silizium-Interposern, Brücken und flexiblen Leiterplatten Tim Wang-Lee / Taejong Jeong und Mitwirkende Ballsaal D
Donnerstag, 26. Februar 15:00 Uhr Demonstration eines elektronisch-photonischen Co-Design- und Co-Simulations-Workflows für optische Hochgeschwindigkeitskommunikation Harold Devos, Jan Van Hese, Stefanos Andreou, Muhammed, Umar Khan und Mitwirkende Ballsaal H
Donnerstag, 26. Februar 16:45 Uhr Panel – Gestaltung und Validierung der Zukunft: SERDES- und Kanalinnovationen für PCIe® mit 128 GT/s Pegah Alavi / Rick Eads Ballsaal A

Beteiligen Sie sich an der DesignCon-Diskussion!

Auf der DesignCon 2026 können Sie Ihre Eindrücke teilen: Was hat Sie besonders beeindruckt? Was hat Ihre Ideen angeregt? Und was bringt die Zukunft für KI-Innovationen? Diskutieren Sie mit unter dem Hashtag #KeysightDesignCon2026 auf LinkedIn und Facebook .

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