Visite el stand n.º 1039 para descubrir cómo Keysight ayuda a los equipos a acelerar la innovación en IA mediante la validación más rápida de interconexiones de última generación con mayor eficiencia energética. A medida que las velocidades aumentan de 800G a 3,2T y las arquitecturas 3D basadas en chiplets añaden complejidad, es fundamental obtener información más rápidamente para depurar los errores de forma temprana y dar el visto bueno con confianza. Explore las demostraciones en directo de la búsqueda de rutas de 3,2 T, la validación de interconexiones de 1,6 T, los flujos de trabajo de chiplets y circuitos integrados 3D, la depuración de PCIe® Gen7 y las pruebas DDR/LPDDR de hasta 50 GHz.

Reserve una reunión individual con un experto de Keysight para hablar sobre sus objetivos para 2026 y los retos más difíciles en materia de validación.

Explore las demostraciones que aparecen a continuación y planifica tu recorrido por los stands.

FECHA
24-26 de febrero de 2026

UBICACIÓN
Centro de Convenciones de Santa Clara
Santa Clara, California

STAND DE KEYSIGHT
1039

Ocho demostraciones en vivo. Elige tu tema de interés. Obtén respuestas.

Véalos en directo los días 25 y 26 de febrero en el stand n.º 1039.

Diseñando el futuro de la IA con Chiplet 3D Interconnect Designer

Acelere el diseño de interconexiones 3D para arquitecturas basadas en chiplets con flujos de trabajo para modelar planos de tierra rayados, optimizar interconexiones 3D y simular el comportamiento de puentes SI/interpositores en las primeras fases del ciclo de diseño. Véalo en acción con W3510E para reducir el riesgo y acelerar las decisiones antes del tapeout.

Garantizar la integridad de la señal a velocidades de 3,2 T

Consiga una integridad de señal de 3,2 T más rápida y segura con flujos de trabajo de medición que acortan el tiempo de comercialización. Barrida de hasta 170/250 GHz con un VNA de 4 puertos, generación de diagramas de ojo PAM4/6/8 y aceleración de la iteración con mejoras AFR por lotes. Compruébelo con N5247B, N5292A, NA5307A, 85065A y N19301B.

Validación de la memoria de última generación para cargas de trabajo de IA

Desarrolle nuevos chips DDR/LPDDR más rápidamente con flujos de trabajo que permiten validar desde el principio, realizar pruebas de hasta 50 GHz y optimizar el margen de señal para un cumplimiento y una depuración más limpios. Véalo en acción con D9060LDDC y la aplicación LPDDR6 Tx Compliance.

Rendimiento PCIe® PAM4 fiable para la aceleración de la IA

Valide el rendimiento de PCIe® Gen7 PAM4 Tx / Rx con flujos de trabajo diseñados para una puesta en marcha fiable y una depuración más rápida. Maximice los márgenes de los DUT, detecte antes los problemas de enlace y refuerce la responsabilidad de PCIe®a medida que aumentan las velocidades. Véalo en acción con el M8199B (x2) y el kit N1000 + N1046 de 1 mm.

Impulsando la integridad de la señal para la IA: 448 Gbps Pathfinding

Impulse el pathfinding de 448 Gbps con flujos de trabajo para generar señales PAM4/6/8, analizar sistemas de clase 3,2T y optimizar las opciones de modulación de canal más rápidamente. Véalo en directo con el osciloscopio UXR0902B de 80 GHz, el BERT M8050A, el software de análisis de transmisores PCIe® (SW00PCIE / SW02PCIE) y el software de pruebas PCIe® RX (N5991P).

Optimización de las pruebas de conformidad con USB4 para sistemas de IA

Cumplimiento de la velocidad USB4 para sistemas de IA con flujos de trabajo que preservan la integridad de la señal y permiten diseños más rápidos y compactos. Acelere las pruebas de cumplimiento, detecte los problemas antes y avance en la puesta en marcha con menos iteraciones.

Evaluación comparativa de interconexiones de 1,6 T para redes de IA

Valide las interconexiones a escala de IA con flujos de trabajo para comparar enlaces de 1,6 T, medir la calidad de los enlaces y optimizar las cargas de trabajo con datos de rendimiento claros. Véalo en directo con la generación de tráfico INPT-1600GE y las soluciones BERT, incluidos M8050A y FITS-8CH.

Validación de UALink y Scale-Up Ethernet para infraestructura de IA

Automatice el cumplimiento y la interoperabilidad para enlaces a escala de IA con flujos de trabajo para validar velocidades de 1,6 T, ejecutar pruebas de interoperabilidad multicapa y reducir el esfuerzo manual mediante la automatización. Véalo en acción con los osciloscopios N1092 / UXR, los paquetes de software de cumplimiento (Ethernet 1,6 T, PCIe® Gen6 / 7, CEI-112 / 224) y el ecosistema de pruebas de alta velocidad, que incluye accesorios y sondas.

Foro educativo de Keysight

Salón de baile K

Documentos de la conferencia de Keysight

Fecha

Hora de inicio

Título de la sesión

Presentador(es)

Habitación

Martes, 24 de febrero 2:00 p. m. Tutorial: ¡Calibre correctamente o medirá mal! Clase magistral sobre calibración de medición de impedancia de 2 puertos para componentes PDN. Heidi Barnes y colaboradores Salón de baile G
Martes, 24 de febrero 2:00 p. m. Tutorial: Comprensión del decodificador Viterbi David Banas Salón de baile A
Miércoles, 25 de febrero 9:00 a. m. Métodos para modelar y medir la mitigación del ruido con condensadores integrados en PDN de alta corriente para aplicaciones de IA y computación en la nube. Heidi Barnes / Kalyan Rapolu y colaboradores Salón de baile C
Miércoles, 25 de febrero 2:00 p. m. Modelado y medición de la diafonía PDN de señal grande y el rebote de tierra con un sistema VRM multifásico utilizando una carga escalonada BGA multidominio rápida. Heidi Barnes y colaboradores Salón de baile B
Miércoles, 25 de febrero 2:00 p. m. Modelado IBIS-AMI para enlaces D2D bidireccionales con reenvío de reloj y cancelación de eco Fangyi Rao / David Banas Salón de baile E
Miércoles, 25 de febrero 3:00 p. m. Estudio experimental sobre métodos de medición de preajustes de ecualización de transmisores PCIe® para señalización PAM4 de 64 y 128 GT/s. Rick Eads y colaboradores Salón de baile C
Miércoles, 25 de febrero 4:00 p. m. Panel: Impulsando el futuro: el papel de la IA en las soluciones de integridad energética de próxima generación (aspiración general) Heidi Barnes y colaboradores Salón de baile E
Jueves, 26 de febrero 8:00 a. m. Una novedosa solución de fuente de alimentación vertical externa Heidi Barnes / Xuguo Jiang y colaboradores Salón de baile C
Jueves, 26 de febrero 8:00 a. m. Salvar la brecha entre simulación y medición en DDR5: técnicas para mejorar la correlación Randy White / SK Choi Salón de baile E
Jueves, 26 de febrero 11:15 a. m. Modelado práctico de interconexiones 3D con planos de tierra rayados en interpositores de silicio, puentes y PCB flexibles. Tim Wang-Lee / Taejong Jeong y colaboradores Salón de baile D
Jueves, 26 de febrero 3:00 p. m. Demostración de un flujo de codiseño y cosimulación electrónico-fotónico para comunicaciones ópticas de alta velocidad. Harold Devos, Jan Van Hese, Stefanos Andreou, Muhammed, Umar Khan y colaboradores. Salón de baile H
Jueves, 26 de febrero 4:45 p. m. Panel: Diseño y validación del futuro: SERDES e innovaciones de canal para PCIe® a 128 GT/s Pegah Alavi / Rick Eads Salón de baile A

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