Visitate lo stand n. 1039 per scoprire come Keysight aiuta i team ad accelerare l'innovazione nell'ambito dell'intelligenza artificiale, convalidando più rapidamente le interconnessioni di nuova generazione con una maggiore efficienza energetica. Con l'aumento della velocità da 800G a 3,2T e la maggiore complessità delle architetture 3D basate su chiplet, è fondamentale ottenere informazioni più rapidamente per eseguire il debug in anticipo e approvare con sicurezza. Scoprite le dimostrazioni dal vivo di pathfinding a 3,2T, convalida delle interconnessioni a 1,6T, flussi di lavoro chiplet e IC 3D, debug PCIe® Gen7 e test DDR / LPDDR fino a 50 GHz.

Prenota un incontro individuale con un esperto Keysight per discutere dei tuoi obiettivi per il 2026 e delle sfide più difficili in materia di convalida.

Esplora le demo qui sotto e pianifica il tuo percorso tra gli stand.

DATA
24-26 febbraio 2026

UBICAZIONE
Santa Clara Convention Center
Santa Clara, California

STAND KEYSIGHT
1039

Otto demo dal vivo. Scegli il tuo obiettivo. Ottieni risposte.

Vieni a vederli dal vivo il 25 e 26 febbraio allo stand n. 1039.

Progettare il futuro dell'IA con Chiplet 3D Interconnect Designer

Accelerate la progettazione di interconnessioni 3D per architetture basate su chiplet con flussi di lavoro per modellare piani di massa tratteggiati, ottimizzare le interconnessioni 3D e simulare il comportamento dei ponti SI/interposer nelle prime fasi del ciclo di progettazione. Guardate come funziona con W3510E per ridurre i rischi e velocizzare le decisioni prima del tapeout.

Garantire l'integrità del segnale a velocità di 3,2 T

Ottieni più rapidamente un'integrità del segnale 3.2T affidabile con flussi di lavoro di misurazione che riducono il time-to-market. Esegui sweep fino a 170/250 GHz con un VNA a 4 porte, genera diagrammi a occhio PAM4/6/8 e accelera l'iterazione con miglioramenti AFR in batch. Scopritelo con N5247B, N5292A, NA5307A, 85065A e N19301B.

Convalida della memoria di nuova generazione per carichi di lavoro AI

Sviluppate più rapidamente nuovi chip DDR/LPDDR con flussi di lavoro che consentono una convalida precoce, una sonda fino a 50 GHz e l'ottimizzazione del margine di segnale per una conformità e un debug più puliti. Guardate come funziona con D9060LDDC e l'app LPDDR6 Tx Compliance.

Prestazioni PCIe® PAM4 affidabili per l'accelerazione dell'IA

Convalida le prestazioni PCIe® Gen7 PAM4 Tx / Rx con flussi di lavoro creati per un avvio affidabile e un debug più veloce. Massimizza i margini DUT, individua prima i problemi di collegamento e rafforza la responsabilità PCIe®con l'aumentare della velocità. Guardalo in azione con M8199B (x2) e il kit N1000 + N1046 1 mm.

Migliorare l'integrità del segnale per l'IA: 448 Gbps Pathfinding

Spingete la ricerca del percorso a 448 Gbps con flussi di lavoro per generare segnali PAM4 / 6 / 8, analizzare sistemi di classe 3,2T e ottimizzare più rapidamente le scelte di modulazione dei canali. Guardalo dal vivo con l'oscilloscopio UXR0902B da 80 GHz, M8050A BERT, il software di analisi del trasmettitore PCIe® (SW00PCIE / SW02PCIE) e il software di test PCIe® RX (N5991P).

Ottimizzazione dei test di conformità USB4 per i sistemi di intelligenza artificiale

Conformità USB4 veloce per sistemi AI con flussi di lavoro che preservano l'integrità del segnale consentendo al contempo progetti più rapidi e compatti. Accelera i test di conformità, individua i problemi in anticipo e passa alla fase di avvio con un minor numero di iterazioni.

Benchmarking delle interconnessioni 1.6T per reti AI

Convalida le interconnessioni su scala AI con flussi di lavoro per valutare i collegamenti da 1,6 T, misurare la qualità dei collegamenti e ottimizzare i carichi di lavoro con dati chiari sulle prestazioni. Guardalo dal vivo con la generazione di traffico INPT-1600GE e le soluzioni BERT, tra cui M8050A e FITS-8CH.

Convalida di UALink e Scale-Up Ethernet per l'infrastruttura AI

Automatizza la conformità e l'interoperabilità per collegamenti su scala AI con flussi di lavoro per convalidare velocità di 1,6 T, eseguire test di interoperabilità multistrato e ridurre il lavoro manuale grazie all'automazione. Guardalo in azione con gli oscilloscopi N1092 / UXR, le suite di software di conformità (Ethernet 1,6T, PCIe® Gen6 / 7, CEI-112 / 224) e l'ecosistema di test ad alta velocità che include dispositivi di fissaggio e sonde.

Forum sulla formazione Keysight

Sala da ballo K

Documenti della conferenza di Keysight

Data

Ora di inizio

Titolo della sessione

Presentatore/i

Camera

Martedì 24 febbraio 14:00 Tutorial – Calibrare correttamente o misurare in modo errato! Master Class sulla calibrazione della misurazione dell'impedenza a 2 porte per componenti PDN Heidi Barnes e collaboratori Sala da ballo G
Martedì 24 febbraio 14:00 Tutorial – Comprendere il decodificatore di Viterbi David Banas Sala da ballo A
Mercoledì 25 febbraio 9:00 Metodi per modellare e misurare la mitigazione del rumore con condensatori integrati in PDN ad alta corrente per applicazioni di intelligenza artificiale e cloud computing Heidi Barnes / Kalyan Rapolu e collaboratori Sala da ballo C
Mercoledì 25 febbraio 14:00 Modellizzazione e misurazione del crosstalk PDN a segnale elevato e del ground bounce con un sistema VRM multifase utilizzando un carico BGA multi-dominio veloce Heidi Barnes e collaboratori Sala da ballo B
Mercoledì 25 febbraio 14:00 Modellizzazione IBIS-AMI per collegamenti D2D bidirezionali con inoltro di clock e cancellazione dell'eco Fangyi Rao / David Banas Sala da ballo E
Mercoledì 25 febbraio 15:00 Studio sperimentale sui metodi di misurazione delle preimpostazioni di equalizzazione dei trasmettitori PCIe® per segnali PAM4 a 64 e 128 GT/s Rick Eads e collaboratori Sala da ballo C
Mercoledì 25 febbraio 16:00 Panel – Alimentare il futuro: il ruolo dell'IA nelle soluzioni di integrità energetica di nuova generazione (ampie aspirazioni) Heidi Barnes e collaboratori Sala da ballo E
Giovedì 26 febbraio 8:00 Una nuova soluzione di alimentazione verticale off-board Heidi Barnes / Xuguo Jiang e collaboratori Sala da ballo C
Giovedì 26 febbraio 8:00 Colmare il divario tra simulazione e misurazione nel DDR5: tecniche per una migliore correlazione Randy White / SK Choi Sala da ballo E
Giovedì 26 febbraio 11:15 Modellazione pratica di interconnessioni 3D con piani di massa tratteggiati in interposer in silicio, ponti e PCB flessibili Tim Wang-Lee / Taejong Jeong e collaboratori Sala da ballo D
Giovedì 26 febbraio 15:00 Dimostrazione di un flusso di co-progettazione e co-simulazione elettronico-fotonica per comunicazioni ottiche ad alta velocità Harold Devos, Jan Van Hese, Stefanos Andreou, Muhammed, Umar Khan e collaboratori Sala da ballo H
Giovedì 26 febbraio 16:45 Panel – Progettare e convalidare il futuro: SERDES e innovazioni di canale per PCIe® a 128 GT/s Pegah Alavi / Rick Eads Sala da ballo A

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