Rendez-vous au stand n° 1039 pour découvrir comment Keysight aide les équipes à accélérer l'innovation en matière d'IA en validant plus rapidement les interconnexions de nouvelle génération avec une plus grande efficacité énergétique. Alors que les vitesses passent de 800G à 3,2T et que les architectures 3D basées sur des chiplets ajoutent à la complexité, il est essentiel d'obtenir des informations plus rapidement pour déboguer tôt et valider en toute confiance. Découvrez des démonstrations en direct du cheminement 3,2 T, de la validation des interconnexions 1,6 T, des flux de travail des puces et des circuits intégrés 3D, du débogage PCIe® Gen7 et des tests DDR / LPDDR jusqu'à 50 GHz.

Réservez un entretien individuel avec un expert Keysight pour discuter de vos objectifs pour 2026 et des défis les plus difficiles en matière de validation.

Découvrez les démonstrations ci-dessous et planifiez votre parcours parmi les stands.

DATE
24-26 février 2026

LIEU
Santa Clara Convention Center
Santa Clara, Californie

STAND KEYSIGHT
1039

Huit démonstrations en direct. Choisissez votre domaine d'intérêt. Obtenez des réponses.

Venez les voir en direct les 25 et 26 février au stand n° 1039.

Concevoir l'avenir de l'IA avec Chiplet 3D Interconnect Designer

Accélérez la conception d'interconnexions 3D pour les architectures basées sur des chiplets grâce à des workflows permettant de modéliser des plans de masse hachurés, d'optimiser les interconnexions 3D et de simuler le comportement des ponts SI / interposeurs dès le début du cycle de conception. Découvrez-le en action avec W3510E pour réduire les risques et accélérer les décisions avant la mise en production.

Garantir l'intégrité du signal à des vitesses de 3,2 T

Obtenez plus rapidement une intégrité du signal 3,2 T fiable grâce à des workflows de mesure qui réduisent les délais de mise sur le marché. Balayez jusqu'à 170/250 GHz avec un VNA à 4 ports, générez des diagrammes en œil PAM4/6/8 et accélérez les itérations grâce à des améliorations AFR par lots. Découvrez-le avec les modèles N5247B, N5292A, NA5307A, 85065A et N19301B.

Validation de la mémoire nouvelle génération pour les charges de travail IA

Accélérez le développement de nouveaux composants DDR/LPDDR grâce à des workflows permettant une validation précoce, une sonde jusqu'à 50 GHz et une optimisation de la marge de signal pour une conformité et un débogage plus efficaces. Découvrez-le en action avec le D9060LDDC et l'application de conformité LPDDR6 Tx.

Performances PCIe® PAM4 fiables pour l'accélération de l'IA

Validez les performances PCIe® Gen7 PAM4 Tx / Rx grâce à des workflows conçus pour une mise en service fiable et un débogage plus rapide. Optimisez les marges des DUT, identifiez plus rapidement les problèmes de liaison et renforcez la fiabilité PCIe®lorsque les vitesses augmentent. Découvrez-le en action avec le M8199B (x2) et le kit N1000 + N1046 1 mm.

Assurer l'intégrité du signal pour l'IA : recherche de chemin à 448 Gbps

Passez à une vitesse de 448 Gbps avec des workflows permettant de générer des signaux PAM4 / 6 / 8, d'analyser des systèmes de classe 3,2 T et d'optimiser plus rapidement les choix de modulation de canal. Découvrez-le en direct avec l'oscilloscope UXR0902B 80 GHz, le BERT M8050A, le logiciel d'analyse d'émetteur PCIe® (SW00PCIE / SW02PCIE) et le logiciel de test PCIe® RX (N5991P).

Rationalisation des tests de conformité USB4 pour les systèmes d'IA

Conformité USB4 rapide pour les systèmes d'IA avec des flux de travail qui préservent l'intégrité du signal tout en permettant des conceptions plus rapides et plus compactes. Accélérez les tests de conformité, détectez les problèmes plus tôt et passez à la mise en service avec moins d'itérations.

Évaluation comparative des interconnexions 1,6 T pour les réseaux d'IA

Validez les interconnexions à l'échelle de l'IA avec des flux de travail pour évaluer les liaisons 1,6 T, mesurer la qualité des liaisons et optimiser les charges de travail à l'aide de données de performance claires. Découvrez-le en direct avec la génération de trafic INPT-1600GE et les solutions BERT, notamment M8050A et FITS-8CH.

Validation de UALink et Scale-Up Ethernet pour l'infrastructure IA

Automatisez la conformité et l'interopérabilité pour les liaisons à l'échelle de l'IA grâce à des workflows permettant de valider des vitesses de 1,6 T, d'exécuter des tests d'interopérabilité multicouches et de réduire les efforts manuels grâce à l'automatisation. Découvrez-le en action avec les oscilloscopes N1092 / UXR, les suites logicielles de conformité (Ethernet 1,6 T, PCIe® Gen6 / 7, CEI-112 / 224) et l'écosystème de test à haute vitesse, y compris les fixations et les sondes.

Forum Keysight sur l'éducation

Salle de bal K

Documents de conférence de Keysight

Date

Heure de début

Titre de la session

Présentateur(s)

Chambre

Mardi 24 février 14 h Tutoriel – Calibrez correctement ou mesurez mal ! Master Class sur l'étalonnage de la mesure d'impédance à 2 ports pour les composants PDN Heidi Barnes et collaborateurs Salle de bal G
Mardi 24 février 14 h Tutoriel – Comprendre le décodeur de Viterbi David Banas Salle de bal A
Mercredi 25 février 9 h Méthodes de modélisation et de mesure de l'atténuation du bruit à l'aide de condensateurs intégrés dans les PDN à courant élevé pour les applications d'IA et de cloud computing Heidi Barnes / Kalyan Rapolu et contributeurs Salle de bal C
Mercredi 25 février 14 h Modélisation et mesure de la diaphonie PDN à grand signal et du rebond de masse avec un système VRM multiphasé à l'aide d'une charge BGA multi-domaines rapide Heidi Barnes et collaborateurs Salle de bal B
Mercredi 25 février 14 h Modélisation IBIS-AMI pour liaisons D2D bidirectionnelles avec transfert d'horloge et annulation d'écho Fangyi Rao / David Banas Salle de bal E
Mercredi 25 février 15 h Étude expérimentale des méthodes de mesure des préréglages d'égalisation des émetteurs PCIe® pour les signaux PAM4 à 64 et 128 GT/s Rick Eads et contributeurs Salle de bal C
Mercredi 25 février 16 h Panel – Alimenter l'avenir : le rôle de l'IA dans les solutions d'intégrité énergétique de nouvelle génération (ambition générale) Heidi Barnes et collaborateurs Salle de bal E
Jeudi 26 février 8 h Une nouvelle solution d'alimentation électrique verticale hors carte Heidi Barnes / Xuguo Jiang et contributeurs Salle de bal C
Jeudi 26 février 8 h Combler le fossé entre simulation et mesure dans la DDR5 : techniques pour une meilleure corrélation Randy White / SK Choi Salle de bal E
Jeudi 26 février 11 h 15 Modélisation pratique d'interconnexions 3D avec des plans de masse hachurés dans des interposeurs en silicium, des ponts et des circuits imprimés flexibles Tim Wang-Lee / Taejong Jeong et contributeurs Salle de bal D
Jeudi 26 février 15 h Démonstration d'un flux de co-conception et de co-simulation électronique-photonique pour les communications optiques à haut débit Harold Devos, Jan Van Hese, Stefanos Andreou, Muhammed, Umar Khan et contributeurs Salle de bal H
Jeudi 26 février 16 h 45 Panel – Concevoir et valider l'avenir : innovations SERDES et Channel pour PCIe® à 128 GT/s Pegah Alavi / Rick Eads Salle de bal A

Participez à la conversation DesignCon

Lors du salon DesignCon 2026, partagez ce qui vous a marqué, ce qui a suscité des idées et ce que l'avenir réserve en matière d'innovation dans le domaine de l'IA. Participez à la conversation en utilisant le hashtag #KeysightDesignCon2026 sur LinkedInetFacebook.

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