HDL 協同模擬提供簡單易用的 HDL 模擬器連結，並支援 Verilog 和 VHDL 程式語言。

HDL 模型由使用者自訂。HDL 協同模擬能讓您存取先進設計系統（ADS）及 HDL 模擬器的圖形操作介面，以進行資料分析並以視覺化方式顯示。

產品特色

  • 具有從基頻到射頻的內建混合信號處理功能，提供強大且準確的系統驗證
  • 簡化的操作介面讓多模擬器操作化繁為簡
  • 先進設計系統（ADS）和 HDL 設計的緊密交互運作，可實現快速設計、除錯及協同驗證
  • 提供從系統設計到 ASIC/FPGA 部署的整合式設計流程

HDL 協同模擬可確保您能夠在系統層上，結合使用 Verilog HDL 或 VHDL 電路特性模型，成功開發系統單晶片（SOC）或特殊應用積體電路（ASIC）。透過 HDL 協同模擬，您可輕易將現有或現成的 HDL 程式碼，和相關的智慧財產權（IP），整合到您的設計中。此功能讓您能善用過去的工作成果，並在設計製成晶片之前，進行完整的驗證。

HDL 協同模擬已整合入 Ptolemy Element。