실리콘 제작 전 이더넷 검증 속도를 높이는 방법

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테이프아웃 전 설계 문제 노출

실리콘 이전의 이더넷 ASIC 및 SoC 검증은 엔지니어가 물리적 하드웨어가 존재하기 전에 포워딩 로직, 버퍼링 거동, 프로토콜 처리를 확인해야 할 때 어려워집니다. 테스트 팀은 현실적인 계층 2 및 계층 3 트래픽 조건을 재현하고, 패킷 특성과 트래픽 규모를 변경하며, 설계가 정상, 스트레스 및 코너 케이스 시나리오에서 올바르게 작동하는지 확인해야 합니다.

검증 워크플로에는 엔지니어가 테이프아웃 전에 제어된 이더넷 트래픽을 생성할 수 있도록 하드웨어 에뮬레이션 플랫폼에 연결된 가상 트래픽 환경이 필요합니다. 엔지니어는 예상 포워딩 거동과 관찰된 포워딩 거동을 비교하고, 처리량과 지연 시간을 모니터링하며, 규모나 복잡한 트래픽 패턴에서만 나타나는 결함을 조사합니다. 이를 통해 실리콘 설계를 여전히 수정할 수 있는 동안 설계 결함을 격리할 수 있습니다.

실리콘 제작 전 이더넷 검증 가속화 솔루션

가상 트래픽 테스트 환경을 하드웨어 에뮬레이션 플랫폼에 연결하고 반복 가능한 계층 2 및 계층 3 트래픽으로 설계를 테스트하여 실리콘 이전 이더넷 검증을 수행합니다. IxVerify는 실리콘을 사용할 수 있게 되기 전에 네트워크 프로세서 거동을 검증하는 데 필요한 트래픽 생성 및 프로토콜 테스트 기능을 제공합니다. 엔지니어는 설계가 에뮬레이션에서 실행되는 동안 현실적인 트래픽 시나리오를 생성하고, 테스트 조건을 확장하며, 처리량과 지연 시간을 측정하고, 포워딩 거동을 확인할 수 있습니다. 이 워크플로는 팀이 오류를 재현하고, 예상 결과와 관찰된 결과를 비교하며, 해당 문제가 테이프아웃에 반영되기 전에 개발 초기 단계에서 설계 문제를 디버깅할 수 있도록 지원합니다.
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