Cómo acelerar la verificación de Ethernet previa a la fabricación de chips

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Detectar problemas de diseño antes del «tape-out»

La verificación de ASIC y SoC de Ethernet en fase previa a la fabricación en silicio se convierte en un reto cuando los ingenieros necesitan poner a prueba la lógica de reenvío, el comportamiento de los búferes y la gestión de protocolos antes de que exista el hardware físico. Los equipos de pruebas deben reproducir condiciones realistas de tráfico de Capa 2 y Capa 3, variar las características de los paquetes y la escala del tráfico, y determinar si el diseño se comporta correctamente en escenarios normales, bajo estrés y en casos extremos.

El flujo de trabajo de verificación requiere un entorno de tráfico virtual conectado a la plataforma de emulación de hardware, de modo que los ingenieros puedan generar tráfico Ethernet controlado antes del «tape-out». Los ingenieros comparan el comportamiento de reenvío esperado con el observado, supervisan el rendimiento y la latencia, e investigan los fallos que solo surgen en situaciones de gran escala o con patrones de tráfico complejos. Esto permite aislar los defectos de diseño mientras aún es posible modificar el diseño del silicio.

Solución de verificación acelerada de Ethernet previa a la fabricación de chips

Realice la verificación de Ethernet previa a la fabricación del chip conectando un entorno virtual de pruebas de tráfico a la plataforma de emulación de hardware y sometiendo el diseño a pruebas con tráfico repetible de capa 2 y capa 3. IxVerify ofrece las capacidades de generación de tráfico y de pruebas de protocolos necesarias para validar el comportamiento del procesador de red antes de que el chip esté disponible. Los ingenieros pueden crear escenarios de tráfico realistas, adaptar las condiciones de prueba, medir el rendimiento y la latencia, y verificar el comportamiento de reenvío mientras el diseño se ejecuta en emulación. El flujo de trabajo ayuda a los equipos a reproducir fallos, comparar los resultados esperados con los observados y depurar problemas de diseño en una fase más temprana del desarrollo, antes de que dichos problemas se incorporen al diseño final.
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