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Inspector SC2 プリシリコン サイドチャネル解析

テープアウト前にサイドチャネル漏洩を検出し、その発生箇所を特定し、対策を講じます。 Inspector SC2 プレシリコン・サイドチャネル解析により、ハードウェアセキュリティ、設計、および検証チームは、シリコンが製造される前の設計段階および開発中に、サイドチャネルの脆弱性を特定することができます（プレシリコン）。 従来のポストシリコンテストでは、製造されたデバイスに漏洩が存在するかどうかを判断することしかできませんが、Inspector SC2 プレシリコン・サイドチャネル解析は、設計内のどこから漏洩が発生しているかを可視化し、チームが開発ライフサイクルの早い段階で根本原因を特定し、緩和策を評価できるよう支援します。 Inspector SC2 プレシリコン・サイドチャネル解析は、テストベクトルと設計アクティビティデータを用いて、レジスタ転送レベル（RTL）、合成済みネットリスト、およびゲートレベルの設計を分析することで、どの信号が漏洩しているか、漏洩量はどれくらいか、いつ漏洩が発生するか、そして設計内のどこから発生しているかを特定します。この可視性により、チームは対策の検証や設計案の比較が可能となり、製造後に脆弱性が発見されることによるコストとリスクを低減できます。

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ハイライト

Inspector SC2のプリシリコン・サイドチャネル解析は、半導体開発チームがテープアウト前にサイドチャネルによる情報漏洩を検出してその発生箇所を特定するのに役立ちます。テープアウト前であれば、設計変更をより迅速かつ低コストで、かつ容易に実施できるからです。

Inspectorは、既存の電子設計自動化（EDA）ワークフローを通じて生成されたテストベクトル、VCDアクティビティファイル、およびオプションの電力モデルを用いて、RTL、合成済みネットリスト、ゲートレベルの設計を分析し、リークを特定してその深刻度を測定し、原因となる信号やモジュールを特定します。 実用的な根本原因分析を提供することで、チームは対策の妥当性を検証し、実装オプションを比較し、RTL、合成済みネットリスト、ゲートレベルの各設計におけるリーク電流を比較して、設計フローの過程で生じた変更を特定することができます。

  • 設計変更がまだ実用的で費用対効果が高いテープアウト前（プリシリコン）にサイドチャネルリークを検出します。
  • 開発サイクルの早い段階で脆弱性を特定することで、従来のポストシリコンテストを補完します。
  • リークの根本原因を特定の信号、ゲート、モジュールまで自動的に特定します。
  • 定量的なリークメトリクスを使用して、どの信号がリークするか、どの程度リークするか、いつリークが発生するかを特定します。
  • サイドチャネル対策の有効性を検証し、代替実装を比較します。
  • 開発フロー全体でRTL、合成済みネットリスト、およびゲートレベルの設計を分析します。
  • 設計の進化に伴い、合成および最適化中に導入されたリークを検出します。
  • 継続的なセキュリティ検証と回帰テストをサポートします。
  • セキュリティ専門家だけでなく、設計および検証チームがセキュリティ問題を特定し、対処できるようにします。
  • 内部ワークフロー、レビュー、および認証活動のために、Pythonスクリプトを使用してカスタマイズ可能なレポートと視覚化を生成します。
  • ポストシリコンテストの労力、認証リスク、および製造後の高コストな再設計を削減します。
  • 性能、消費電力、面積の考慮事項と並行して、セキュリティのトレードオフを評価します。

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