PCIe® 5.0レシーバー テスト方法

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PCIe® 5.0デバイスのレシーバコンプライアンス・テストのセットアップ

相互運用性を確保するため、PCIe 5.0デバイスは、PCI-Special Interest Group (PCI-SIG®) による認証のためにレシーバ・コンプライアンス・テストに合格する必要があります。PCIe 5.0テクノロジーは、シリコンレベル開発向けのベース仕様と、マザーボードおよびアドインカード向けのカード電気機械(CEM)仕様の両方を網羅しています。物理層(PHY)テスト仕様は、CEMフォームファクタを使用したテストのガイダンスを提供します。

レシーバーテストを実施する前に、最悪ケースのストレス試験信号を送信するために、ビットエラーレートテスター（BERT）パターンジェネレーターをオシロスコープで校正する必要があります。このプロセスには、漸進的な損失誘起シンボル間干渉（ISI）を含む劣化要因の追加が含まれます。校正後、被試験デバイス（DUT）のレシーバーがテスト信号を印加し、ビットエラーレートなどのパラメータを測定します。

PCIe 5.0レシーバー コンプライアンステスト ソリューション

レシーバーテストには、精密なストレス信号校正と、一貫して再現可能なビットエラーレート測定が必要です。キーサイトの自動化されたPCIe 5.0レシーバーテストソリューションは、PCI-SIG規格に準拠するために、PCIeデバイスのレシーバー性能を校正およびテストするツールを提供します。このソリューションには、N5991PC5Aレシーバーテストコンプライアンスソフトウェアを実行するM8040A高性能BERTと、D9120ASIAシグナルインテグリティソフトウェアを実行するUXRシリーズオシロスコープが含まれます。
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