高速デジタル リンクにおけるFEC性能の評価方法

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高速EthernetリンクのFEC性能の検証

高速Ethernetリンクのテストでは、使用している誤り訂正メカニズムの評価が必要です。このプロセスには、ポートエレクトロニクス、光トランシーバー、またはケーブルによって生成される前方誤り訂正（FEC）シンボルエラーまたはPCSレーンエラーのいずれかであるエラーの原因を特定することが含まれます。リンクの健全性を判断するために、プリFECビット誤り率（BER）、FECシンボル密度、訂正不能なFECコードワード数、フレーム損失率などの測定が使用されます。

高速イーサネットリンクのFEC性能を検証するためのテストセットアップには、被試験デバイスと、一部のストレスレーンを置き換えるためのビットエラーレートテスター (BERT) が含まれます。光ループバックは被試験デバイスから光トランシーバに接続されますが、代替として、同軸インターフェースに電気ループバックを使用することもできます。デバッグ目的には、リアルタイムオシロスコープを使用します。

FEC解析 ソリューション

高速Ethernetリンクは、ビット誤り率（BER）の増加、必須の前方誤り訂正（FEC）、PCS性能の問題、さまざまなスイッチ設計と実装など、新たな課題をもたらします。キーサイトの高速データレート、マルチチャネルFECテストソリューションは、広範なレイヤー1～3のユースケースに対応するテストカバレッジを提供し、すべてのEthernetレーンを可視化して意味のあるエラーを検出および相関させます。
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