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P5551A PCIe 5.0 プロトコル・エクセサイザ
キーサイトのPCIe 5.0プロトコル・エクセサイザは、PCIeの設計検証の際、ルート・コンプレックス・デバイス、またはエンドポイントデバイスとして、エミュレーションにおいて優れた柔軟性を発揮します。
スタート価格:
ハイライト
デザインの実際の性能をデバッグ
P5551Aの基盤は優れたシグナルインテグリティーです。これは、強固で信頼性の高いテストプラットフォームを提供するエクセサイザカードの統合型デザインを通じて強化されています。 キーサイトのエンジニアは、このコンパクトなデザインによりP5551Aが高い汎用性を実現し、多くの異なるテスト環境に合わせて調整できる非常に柔軟な構成が可能なシグナルインテグリティー特性を確保できるようにしました。また、より上位層のプロトコルデバッグに焦点を当てたテストケース向けの機能を簡単に接続することができます。 P5551Aは、セットアップと接続を容易に行い、PCIeリンクを実現して基本的なLTSSMとプロトコルの機能性を確認するための構成を短時間でできるように設計されています。 これをサポートするために、P5551Aは、基本的なPCIe機能を簡単に検証できる多くの機能を搭載しています。
- x4/x8/x16の物理的なレーン幅オプションにより32 GT/sをサポート
- スキップとバイパスをサポートする自動リンクトレーニング
- レーンの反転／極性検出機能付きのトラフィック生成
- スケーラブルなフロー制御をサポート
- リンクトレーニングおよびLTSSMの制御
- リアルタイムイコライゼーション
- トランザクション層の生成
- エラー挿入
- 完全なRASテスト・プロトコル・ソリューション
最大データ・レート:
32 GT/s
Protocols:
NRZ
規格:
n/a
タイプ:
Protocol Exerciser
P5551A PCIe 5.0プロトコル・エクセサイザは以下をサポートします
- 2.5 GT/s(Gen1)～32 GT/s(Gen5)
- x4/x8/x16の物理的なレーン幅サポートによるCEM接続
- LTSSMテスター
- リンク／レーンの構成
- 再生機能
- イコライゼーション／トランシーバーの構成
- スキップの構成
- カスタムトラフィックの生成
- パワー管理
- 自動化API
- 自動イコライゼーション
- バイファケーション
- SRIOV仮想化
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P5551A PCIe 5.0プロトコル・エクセサイザの機能を拡張
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