고속 이더넷 링크의 FEC 성능 평가 방법

견적 요청
UXR 오실로스코프
+ UXR-Series 오실로스코프
UXR 오실로스코프
+ UXR-Series 오실로스코프

고속 이더넷 링크의 FEC 성능 검증

고속 이더넷 링크를 테스트하려면 사용 중인 오류 수정 메커니즘을 평가해야 합니다. 이 과정에는 오류의 원인을 식별하는 것이 포함되며, 이는 포트 전자 장치, 광 트랜시버 또는 케이블에 의해 생성된 순방향 오류 수정(FEC) 심볼 오류 또는 PCS 레인 오류일 수 있습니다. 링크 상태를 확인하기 위해 사전 FEC 비트 오류율(BER), FEC 심볼 밀도, 수정 불가능한 FEC 코드워드 수 및 프레임 손실률과 같은 측정값이 사용됩니다.

고속 이더넷 링크의 FEC 성능을 검증하기 위한 테스트 설정에는 테스트 대상 장치와 스트레스가 가해진 일부 레인을 대체할 비트 오류율 테스터(BERT)가 포함됩니다. 광학 루프백은 테스트 대상 장치에서 광 트랜시버로 연결되지만, 대안으로 동축 인터페이스에 전기 루프백을 사용할 수 있습니다. 디버깅 목적을 위해 실시간 오실로스코프를 사용하십시오.

FEC 분석 솔루션

고속 이더넷 링크는 증가된 비트 오류율(BER), 필수 순방향 오류 수정(FEC), PCS 성능 문제, 그리고 다양한 스위치 설계 및 구현을 포함한 새로운 과제를 야기합니다. 키사이트의 고속 데이터 전송률, 다중 채널 FEC 테스트 솔루션은 광범위한 계층 1~3 사용 사례에 대한 테스트 범위를 제공하고 모든 이더넷 레인에 대한 가시성을 확보하여 의미 있는 오류를 감지하고 상호 연관시킵니다.
견적 요청

FEC 성능 분석 데모 보기

당사의 FEC 분석 솔루션을 위한 제품 살펴보기

관련 사용 사례

USB4 수신기 준수 여부 테스트 방법

USB4 물리 계층(PHY)의 전기적 성능 테스트를 수행하려면 USB 구현자 포럼(USB-IF)에서 정의한 적합성 테스트를 실행해야 합니다. 적합성 테스트에 필요한 정확한 스트레스 조건을 달성하기 위해 비트 오류율 테스터(BERT)의 스트레스 신호 진폭, 채널 이퀄라이제이션 및 삽입 손실을 조정하고 보정하는 방법을 알아보세요.

자세히 알아보기

PCB 신호 무결성 분석 방법

인쇄 회로 기판 설계에서 신호 무결성을 분석하려면 크로스토크, 지터, 수직 노이즈 및 위상 노이즈의 감지 및 진단 문제를 해결해야 합니다. 오실로스코프 및 시뮬레이션 소프트웨어로 실시간 아이 다이어그램을 분석하는 방법을 알아보십시오.

자세히 알아보기

DDR5 제어 트레이스 임피던스 결정 방법

DDR5 설계에서 신호 반사를 해결하려면 적절히 설계된 제어 임피던스 트레이스가 필요합니다. ODB++ 파일을 사용하여 다양한 데이터 속도에 대한 임피던스 보고서 및 아이 다이어그램을 생성하고 사양을 충족하도록 제어 임피던스를 조정하는 방법을 알아보세요.

자세히 알아보기

문의하기 로고

전문가에게 문의하십시오.

적합한 솔루션을 찾는 데 도움이 필요하십니까?

문의하기