Wie man die Testabdeckung bei Boundary-Scans analysiert
Analyse der Abdeckung durch Boundary-Scan
Die Boundary-Scan-Abdeckungsanalyse erfordert den Import von Schaltplandaten, Netzlisten und BSDL-Dateien (Boundary Scan Description Language) in einen DFT-Analyse-Workflow (Design for Testability). Dabei werden die Knotenverbindungen bewertet, die Konfiguration der Boundary-Scan-Kette validiert und die Abdeckungsbedingungen klassifiziert, darunter vollständige Abdeckung, Abdeckung nur von Kurzschlüssen, Abdeckung nur von offenen Verbindungen, Abdeckung nur von Treibern und partielle Abdeckung über Leiterplattenbaugruppen hinweg.
Der Workflow für testbares Design analysiert Verbindungen zwischen Boundary-Scan- und Non-Boundary-Scan-Bausteinen, identifiziert durch Fan-Out-Bedingungen verursachte Signalintegritätsprobleme und generiert Berichte auf Knotenebene für die Fertigungsprüfung. Die Abdeckungsberichte bieten detaillierte Einblicke in das Verbindungsverhalten, Steckverbindertests, Pull-up- und Pull-down-Analysen sowie die Fehlerklassifizierung und unterstützen so die Entwicklung von Produktionstests für komplexe digitale Systeme.
Boundary-Scan Coverage Solution
Die Analyse der Boundary-Scan-Abdeckung erfordert die automatisierte Auswertung der Knotenverbindungen, die Klassifizierung von Fehlererkennungsmustern und die Erstellung von Berichten zur Testbarkeit in komplexen Leiterplattenbaugruppen. Die Lösung bietet umfassende Funktionen für die Analyse und Berichtserstellung zur Testbarkeit, die das Knotenverhalten bewerten, die Fehlerabdeckungsfähigkeiten identifizieren und einen klaren Überblick über die Boundary-Scan-Konnektivität in komplexen Leiterplattendesigns ermöglichen.
Die Lösung nutzt den Keysight Boundary Scan Analyzer mit zugehöriger Software zum Import von Schaltplandaten, Netzlisten und BSDL-Dateien für die Boundary-Scan-Verifizierung und -Analyse. Die Software überprüft die Boundary-Scan-Implementierung, bewertet die Pin-Konfiguration und identifiziert potenzielle Signalintegritätsprobleme, die durch Fan-Out-Bedingungen verursacht werden. Sie bietet zudem Einblick in Verbindungen, Verbindungsverhalten und Fehleranalyseergebnisse auf Knotenebene und ermöglicht so eine schnellere Analyse und Fehlersuche bei komplexen Leiterplattendesigns.
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