Wir denken, das dies die Seite ist, die Sie sehen wollten.. Stattdessen Suchergebnisse ansehen:

Inspector SC2 Pre-Silicon Side Channel Analysis

Erkennen, lokalisieren und beheben Sie Seitenkanallecks vor der Fertigung. Die Inspector SC2 Pre-Silicon Side-Channel Analysis ermöglicht Hardware-Sicherheits-, Design- und Verifizierungsteams die Identifizierung von Seitenkanal-Schwachstellen bereits in der Design- und Entwicklungsphase, also vor der Siliziumfertigung (Pre-Silicon). Während herkömmliche Post-Silicon-Tests lediglich das Vorhandensein von Leckagen in einem gefertigten Bauteil feststellen können, bietet die Inspector SC2 Pre-Silicon Side-Channel Analysis Einblick in die Leckagequellen innerhalb des Designs. So können Teams die Ursache frühzeitig identifizieren und Gegenmaßnahmen bewerten. Durch die Analyse von Register-Transfer-Level (RTL), synthetisierten Netzlisten und Gate-Level-Designs mithilfe von Testvektoren und Designaktivitätsdaten ermittelt die Inspector SC2 Pre-Silicon Side-Channel Analysis, welche Signale lecken, wie stark die Leckage ist, wann sie auftritt und wo sie innerhalb des Designs ihren Ursprung hat. Diese Transparenz ermöglicht es Teams, Gegenmaßnahmen zu validieren, Designalternativen zu vergleichen und die Kosten und Risiken der Entdeckung von Schwachstellen nach der Fertigung zu reduzieren.

Bereit für ein Angebot?

Erfahren Sie, was alles enthalten ist und welche Upgrade-Optionen von Keysight verfügbar sind.

Highlights

Inspector SC2 Pre-Silicon Side-Channel Analysis unterstützt Halbleiterteams bei der Erkennung und Lokalisierung von Seitenkanalleckagen vor dem Tape-out , wenn Designänderungen schneller, kostengünstiger und einfacher umzusetzen sind.

Inspector analysiert mithilfe von Testvektoren, VCD-Aktivitätsdateien und optionalen Leistungsmodellen, die über bestehende EDA-Workflows (Electronic Design Automation) generiert werden, RTL-, synthetisierte Netzlisten- und Gatterebenen-Designs, um Leckströme zu identifizieren, deren Schweregrad zu messen und die verantwortlichen Signale und Module zu ermitteln. Durch die Bereitstellung einer umsetzbaren Ursachenanalyse können Teams Gegenmaßnahmen validieren, Implementierungsoptionen vergleichen und Leckströme in RTL-, synthetisierten Netzlisten- und Gatterebenen-Designs vergleichen, um Änderungen zu identifizieren, die während des Designprozesses eingeführt wurden.

  • Leckagen in Seitenkanälen sollten vor dem Tape-out (vor der Siliziumfertigung) erkannt werden, solange Designänderungen noch praktikabel und kosteneffektiv sind.
  • Ergänzen Sie die traditionellen Post-Silicon-Tests, indem Sie Schwachstellen früher im Entwicklungszyklus identifizieren.
  • Automatische Lokalisierung der Ursache von Leckagen bis hin zu spezifischen Signalen, Gattern und Modulen.
  • Ermitteln Sie mithilfe quantitativer Leckagemetriken, welche Signale durchsickern, wie stark sie durchsickern und wann die Leckage auftritt.
  • Die Wirksamkeit von Seitenkanal-Gegenmaßnahmen überprüfen und alternative Implementierungen vergleichen.
  • Analysieren Sie RTL-, synthetisierte Netzlisten- und Gatterebenen-Designs während des gesamten Entwicklungsprozesses.
  • Leckagen erkennen, die während der Synthese und Optimierung im Zuge der Designentwicklung entstehen.
  • Unterstützung kontinuierlicher Sicherheitsvalidierung und Regressionstests.
  • Befähigen Sie nicht nur Sicherheitsspezialisten, sondern auch Design- und Verifizierungsteams, Sicherheitsprobleme zu erkennen und zu beheben.
  • Erstellen Sie mithilfe von Python-Skripten anpassbare Berichte und Visualisierungen für interne Arbeitsabläufe, Überprüfungen und Zertifizierungsaktivitäten.
  • Reduzierung des Aufwands für Nachtests nach der Siliziumfertigung, des Zertifizierungsrisikos und kostspieliger Nachbesserungen nach der Herstellung.
  • Bewerten Sie die Sicherheitskompromisse zusammen mit Leistungs-, Energie- und Flächenaspekten.

Dienstleistungen und Support