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Scalare l'infrastruttura AI dal chip al cluster
Poster per il ridimensionamento dei data center AI che spiega perché il computing su scala AI mette sotto pressione ogni parte del data center e perché la rimozione di un vincolo spesso ne espone un altro. Presenta un framework chip-to-cluster che abbraccia la progettazione pre-silicio, i wafer, i chip e i chiplet, le schede, i server, i rack, i data center completi e le implementazioni edge. Il documento posiziona il vantaggio strategico di Keysight Technologies come ampiezza più correlazione: prevedere il comportamento del sistema prima che l'hardware esista, mappare i margini fisici a livello di wafer e fotonica, quindi convalidare le interconnessioni e i carichi di lavoro in condizioni simili alla produzione. In tutto lo stack, il documento evidenzia aree di soluzione quali l'automazione della progettazione elettronica per l'interconnessione dei chiplet e la progettazione fotonica, il test automatizzato dei wafer in silicio e fotonici in silicio, la convalida post-silicio per standard die-to-die come UCIe e il debug a livello di scheda di segnale, integrità dell'alimentazione e interferenze elettromagnetiche. Passa quindi alla convalida di server e rack con analisi dei protocolli, flussi di lavoro dei ricetrasmettitori Ethernet 800G e 1,6T, generazione di traffico su larga scala per modelli di addestramento e inferenza e convalida del trasporto Ethernet per RoCEv2 e Ultra Ethernet. A livello di data center e edge aggiunge emulazione, test di sicurezza e prestazioni, analisi del trasporto ottico coerente, visibilità della rete e convalida wireless AI-RAN. Conclude che le sfide multilivello richiedono competenze multilivello, abbinando conoscenze basate sulla fisica al contesto del sistema per aiutare i team a rimanere con sicurezza generazioni avanti.