PCIe® 5.0レシーバーのコンプライアンスのテスト方法

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PCIe® 5.0デバイス用レシーバー・コンプライアンス・テストのセットアップ

相互運用性を確保するために、PCIe 5.0デバイスはPCI-Special Interest Group (PCI-SIG®)による認証のためのレシーバーのコンプライアンステストに合格する必要があります。 PCIe 5.0技術は、シリコンレベル開発用の基本仕様と、マザーボート・アドインカード用のCEM仕様の両方を含んでいます。 物理層(PHY)のテスト仕様は、CEMフォームファクターを使用したテストのためのガイダンスを提供します。

レシーバーテストを行う前に、最悪のケースでのストレステスト信号を送信するするために、ビットエラー比テスター(BERT)パターンジェネレーターをオシロスコープで校正する必要があります。 このプロセスには、損失の符号間干渉(ISI)の増加などの障害が含まれます。 校正後、被試験デバイス(DUT)のレシーバーは信号を加え、ビットエラー比などのパラメータを測定します。

PCI Express 5.0レシーバーの自動コンプライアンス・テスト

PCIe 5.0レシーバー・コンプライアンス・テスト・ソリューション

レシーバーのテストには、ストレス信号の正確な校正と終始再現性のあるビットエラー比測定が必要です。 キーサイトの自動化PCIe 5.0レシーバ０テストソリューションは、PCI-SIG規格に準拠したPCIeデバイスのレシーバー性能を校正・テストするツールを提供します。 このソリューションには、N5991PC5Aレシーバーのテスト・コンプライアンス・ソフトウェアを実行するM8040A高性能BERTと、D9120AISAシグナルインテグリティー・ソフトウェアを実行するUXRシリーズのオシロスコープが含まれています。
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