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価格: 日本

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主な特長と仕様

N5990A-101テストソフトウェアによるストレス校正の自動化

  • PCI Express 1.0a、2.5 GT/s
  • PCI Express 1.1、2.5 GT/s
  • PCI Express 2.0、5.0 GT/sおよび2.5 GT/s
  • PCI Express 3.0、8.0 GT/s、5.0 GT/s、2.5 GT/s
  • PCI Express 4.0、16 GT/s(β版)
  • PCI Express Base Specificationの他、CEMフォーム・ファクター・コンプライアンス・テスト、U.2フォーム・ファクター・コンプライアンス・テスト(8 GT/sのみ)のサポート
  • テスト2.8、2.9の他、送信イコライゼーション係数マトリクス・スキャン・テスト、ジッタ耐力サーチテスト、感度テストなどのコンプライアンステストに対応
  • オプションのリンク・イコライゼーション・テスト2.3、2.4、2.7、2.10、2.11には、オプションN5990A-501が必要

高度に統合されたJ-BERT M8020Aによるわかりやすいテストセットアップ

  • 2つのデータ・レート・オプション:M8041A-C16は最大16 GT/sのPCI Expressデータレートに対応。最大8 GT/sで十分な場合はM8041A-C08で対応可能
  • オプションM8041A-0G4、内蔵のプリカーソル/ポストカーソルディエンファシス
  • M8041A-0G7およびM8041A-0G3、すべての正弦波干渉源/ジッタ源の内蔵
  • オプションM8041A-0G5、J-BERT M8020Aの出力段に調整可能なシンボル間干渉を内蔵
  • オプションM8041A-0G6、SSCによる100 MHz基準クロック入力用のPLL逓倍機能(マザー・ボード・テスト)
  • オプションM8041A-0S4(8 GT/sおよび16 GT/s)またはオプションM8041A-0S1(8 GT/sのみ)、PCIe 8 GT/sおよび16 GT/sのインタラクティブ・リンク・トレーニング
  • オプションM8041A-0S2、SKPオーダーセットが変化している間のループバックモードのエラーカウント

概要

PCI Expressレシーバーの正確な特性評価

PCI Express 3.0がリリースされるまで、PCI SIGは、PCI ExpressコンプライアンスワークショップにRXテストは必要ないと考えていました。8 GT/sや16 GT/sの伝送レートにより、ASIC、チップ、基板のデザイン/テストに重要な課題が生じ、今ではレシーバーテストを実行することが標準になっています。
キーサイトは、研究開発および検証テスト向けに、PCI Expressレシーバーポートの正確な特性評価を行えるテストセットを提供しています。テストソリューションは、PCI Express 1.0a/1.1/2.0/3.0/4.0(β版)に対応しています。16 GT/sを含むすべての伝送レートをサポートしています。PCI Express Base Specificationに準拠したASICテストだけでなく、CEMおよびU.2(PCI Express 3.0 8 GT/sのみ)フォーム・ファクター・テスト向けのテストセットアップを構成できます。

PCI Express 3.0/4.0レシーバーテストの主要な課題とは?

従来のPC基板トレースで8 GT/sを送信すると、大幅に信号が劣化します。レシーバーテストを実行すれば、被試験レシーバーが、ワーストケースのストレス条件で(10-12のBERレベルでの)ビットを適切に検出できることを保証できます。PCI Express 3.0レシーバーテスト向けに、ストレスド電圧アイテストおよびストレスド・ジッタ・アイ・テストがBase Specificationによって定義されています。テストの課題として、3タップでの送信/受信イコライゼーションの最適化、長さが異なる3つの校正チャネルのエミュレーション、128/130ビットのコード化パターンシーケンスによるデバイス・リンク・トレーニングがあり、さらに、周期ジッタ条件とランダムジッタ条件が指定されています。しかし、最も困難な要件は、イコライゼーションの適用後にレシーバーで観測されるPCI Express 3.0/4.0のコンプライアンスストレス条件を校正する新しい手順を実装することです。この手順では、アクセス可能なテストポイントで捕捉した信号を後処理する必要があります。
16 GT/sのストレス信号を調整するには、8 GT/sストレス信号の初期振幅、RJ、DM-SIを変化させるのではなく、ISI、SJ、DM-SIを変化させます。もう1つの重要な変更は、ペアのCEMコネクタを、16 GT/sレシーバーテストのBase Specificationテストチャネルの一部分にする必要があることです。このようなペアのCEMコネクタをチャネル基板上に備える必要があり、ISI成分の調整は長さの異なるISI配線を選択することにより実装できます。または、J-BERT M8020Aのデータ出力段に調整可能なISIオプションを追加すれば、より簡単に調整できます。
ストレスド電圧テストおよびストレスドジッタテストは、16 GT/sでは1つのレシーバーテストに統合されています。

PCI Express 4.0 Base Specification Receiver Test Set J-BERT

PCI Express 4.0基本仕様レシーバー・テスト・セットアップ

 

PCI Expressリンク・イコライゼーション・テストの主な課題とは?

リンク・イコライゼーション・テストは、レシーバーとリンクパートナーであるトランスミッターとの間のリンクを最適化する手順が正しいかどうかを検証します。測定器はリンクパートナーとして動作し、必要なプロトコルハンドシェイクを十分な速度で実行する必要があります。
レシーバー・リンク・イコライゼーションは、通常のレシーバーテストと非常に似ています。テストは、レシーバー・テスト・セットアップを用いて、ストレス信号を印加して実行します。違いは、被試験デバイスがL0とリカバリーを介してループバックモードにトレーニングされることです。フェーズ0~3が実行されます。被試験デバイスは、対応するフェーズ中に、測定器のプリシュートとディエンファシスを設定します。被試験レシーバーが必要なビット・エラー・レートを実現できたら、トレーニングは成功したと判断されます。
トランスミッター・イコライゼーション・テストは、被試験デバイスが要求されたトランスミッターの変更に正常に応答したかどうかを検証するもので、2.3、2.4、2.7をテストし、2.4および2.7の場合は、応答時間が適切かどうかも検証します。BERTはトランスミッターにイコライゼーション要求を送信し、トレーニングにより被試験デバイスをループバックモードにします。被試験デバイスの信号はオシロスコープで解析します。被試験デバイスの応答時間を検証できるようにするには、送信イコライゼーションの変更要求が送信された時に、BERTと被試験デバイスの間のハンドシェイクを捕捉できるように、BERTがトリガ信号をオシロスコープに供給する必要があります。

PCI Express 3.0 Link Equalization Test 2.4 J-BERT M8020A

アド・イン・カードのPCI Expressトランスミッター・リンク・イコライゼーション・テスト

 

キーサイトが提供するものは?

キーサイトの正確なフル・レシーバー・テスト・ソリューションは、J-BERT M8020A高性能BERT、Infiniium 90000シリーズ高性能オシロスコープ(25 GHz以上の帯域幅)、N5990Aテスト自動化ソフトウェアから構成されています。テスト効率の向上のために、RX/TXテスト用のスイッチマトリクスとリモートプログラミング可能なパワーストリップがオプションでサポートされています。

PCI Express RX Test J-BERT M8020A optional switch matrix

PCI Express RXテストステーションの構成

 

キーサイトは、ASIC(Base Specificationに準拠)、CEMアドインカード、CEMマザーボード、U.2デバイス/ホスト(PCI Express Architecture PHYテスト仕様に準拠)のRXテストおよびリンク・イコライゼーション・テストをサポートしています。

PCI Express RX and Link EQ Test Report J-BERT M8020A

結果は、ExcelワークブックまたはHTMLフォーマットでレポートできます。オプションで、結果をデータベースに収集することもできます。 

キーサイトのレシーバー・テスト・セットアップ用の推奨測定器構成

キーサイトRF/デジタル・ラーニング・センター業界のエキスパートによるテクノロジー学習資料

 

PCI-SIG、PCI Express、PCIeは、PCI-SIGの登録商標です

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