전문가 상담

PLL(위상 잠금 루프)

다양한 포괄적 설계 및 시뮬레이션 툴로 PLL(위상 잠금 루프)과 주파수 합성기를 설계 및 합성하고 시뮬레이션하십시오. 중요한 성능 목표를 성취하고 신뢰할 수 있는 제조를 수행할 수 있습니다. ADS(고급 설계 시스템), GoldenGate RFIC 시뮬레이터, Genesys 등 키사이트 EDA 소프트웨어 제품의 뛰어난 성능을 보장하기 위해 안정화 시간과 위상 노이즈 같은 중요한 특성을 조사하고 최적화할 수 있습니다.

설계가 완료된 후에는 신호 소스 분석기, 오실로스코프, 스펙트럼 분석기 등 키사이트 전자 측정 장비를 사용해 프로토타입과 제품을 측정하고 검증할 수 있습니다.

E5052B SSA 신호 소스 분석기는 PLL/VCO 설계와 제조를 위해 빠르고 정확한 측정을 제공하며 리드 시간이 짧고 수익성이 뛰어난 고품질 제품 생산에 기여합니다. 단 하나의 솔루션으로 위상 노이즈, AM 노이즈, 잠금 시간, VCO 튜닝 성능, 고조파, DC 공급 노이즈를 모두 평가할 수 있습니다.

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정렬방식:
A Practical Approach to Verifying RFICs with Fast Mismatch Analysis 
Originally broadcast October 28, 2010

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Genesys Webcasts - "How-To-Design" series  
Originally broadcast in 2009. Access the 6 WebEX recordings

웹캐스트 - recorded

 
PCI Express 3.0 Compliance - Successfully Navigating the Standard Webcast 
Original broadcast May 7, 2013

웹캐스트 - recorded

 
Successful Modulation Analysis in 3 Steps Webcast 
Original broadcast January 22, 2014

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